[发明专利]基于可重构架构的多协议射频标签读写器基带处理器

权利要求书

1.一种基于可重构架构的多协议射频标签读写器基带处理器，其特征在于，它包括：

一个可重构核，用于实现多个协议规定的基带算法；

一个控制器，充当指令发生器，用于产生配置信息以控制可重构核中数据通路的建立；

其中，所述的可重构核包括：

一个含有算术运算模块、逻辑运算模块和互联单元的运算单元，用于实现加法、减法、乘法、累加、乘加等基本算术操作和按位与、或、异或等基本逻辑操作；

多个并入并出寄存器堆，用于存储运算的中间结果；

多个串入并出寄存器堆，用于存放单输入具有相关性且需要实时处理的数据；

多个互联单元，分为普通互连单元和数据选择单元，分别用于可重构核各组成部分间的连接选择和从某一寄存器堆中进行无规律的数据选择。

2.根据权利要求1所述的基于可重构架构的多协议射频标签读写器基带处理器，其特征在于所述的算术运算模块包括：

多个booth编码器，用于完成乘法运算的booth编码，得到九个部分积的结果；

多个12-2压缩器，用于12-2压缩结果的处理，实现12个操作数的信息传递；

多个4-2压缩器，用于对4-2压缩结果的处理，实现4个操作数的信息传递；

多个两输入全加器，用于两输入全加运算；

多个桶状移位器，实现小于16比特任意宽度右移，以防止数据溢出。

3.根据权利要求1所述的基于可重构架构的多协议射频标签读写器基带处理器，其特征在于所述的逻辑运算模块是基于查找表的结构，实现按位与、或和异或的运算。

4.根据权利要求1所述的基于可重构架构的多协议射频标签读写器基带处理器，其特征在于所述的普通互联单元由多路选择器构成，设置在可重构核各组成模块之间，由控制器产生的指令进行选择；所述的数据选择单元含有多组数据选择器，每组数据选择器由1个4-1多路选择器、4个8-1多路选择器和7个16-1多路选择器构成，同时输出12个数据，数据选择单元的操作依据控制器产生的指令进行。

5.根据权利要求1所述的基于可重构架构的多协议射频标签读写器基带处理器，其特征在于所述的的可重构核具有两级流水线结构，用于通信链路I、Q两路的并行工作，其具体结构为：

第一级流水线结构中含有互联单元、booth编码器、12-2压缩器和逻辑运算块；

第二级流水线结构中含有4-2压缩器、全加器和桶状移位器。

6.根据权利要求1所述的基于可重构架构的多协议射频标签读写器基带处理器，其特征在于所述控制器产生的指令分为静态指令和动态指令两种，其中：

静态指令在每一种基带算法所对应的功能周期中其指令内容不发生变化，它定义了可重构核各组成部分内部的电路连接及工作方式；

动态指令在每个时钟周期其指令内容都会发生变化，它定义了可重构核各组成部分之间的连接情况。

7.一种多协议射频标签读写器基带算法的实现方法，其特征在于将射频标签读写器所需处理的基带算法，包括FIR滤波算法、相关算法、FMO或Miller解码算法、升余弦变换以及Hilbert运算，分解为可重构核提供的基本运算操作，包括乘法、加法、乘加和累加，其分解过程以指令的形式体现出来，控制可重构核逐步完成算法操作。

8.一种适用于射频标签读写器基带算法的数据通路配置方法，以实现硬件资源复用前提下的多种运算操作，其特征在于所述数据通路及对应的运算如下：

(1)SIPO寄存器、booth编码器、12-2压缩器、4-2压缩器、全加器、移位器、以及PIP0寄存器，该条通路实现输入数据的乘法或乘加操作且运算结果存入PIPO寄存器中；

(2)SIPO寄存器、12-2压缩器、4-2压缩器、全加器、移位器、以及PIPO寄存器，该通路完成输入数据的加法或累加运算；

(3)SIPO寄存器，逻辑运算模块，12-2和4-2压缩器，全加器，移位器，以及PIPO寄存器；该通路完成输入数据逻辑运算以及加法或累加运算；

(4)SIP0寄存器、用于数据选择的互联单元、12-2压缩器、4-2压缩器、全加器、移位器、以及PIP0寄存器，该通路实现需要实时处理的SIPO寄存器中任意位置数据的加法或累加操作；

(5)SIPO寄存器、用于数据选择的互联单元、booth编码器、12-2和4-2压缩器、全加器、移位器、以及PIP0寄存器，该通路实现需要实时处理的SIP0寄存器中任意位置数据的乘法或乘加操作；

(6)PIPO寄存器、booth编码器、12-2压缩器、4-2压缩器、全加器、移位器、以及PIPO寄存器、该通路完成中间结果进一步的乘法或乘加运算；

(7)PIPO寄存器、12-2压缩器、4-2压缩器、全加器、移位器、以及PIPO寄存器。该通路实现中间结果进一步的加法或累加运算；

其中，SIPO寄存器为串入并出型寄出器，PIPO寄存器为并入并出型寄存器。