[发明专利]确定沟槽刻蚀时间的方法和浅沟槽隔离的制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种确定沟槽刻蚀时间的方法和浅沟槽隔离的制造方法。

背景技术

半导体集成电路制造工艺中，浅沟槽隔离通过在半导体衬底上形成沟槽，然后向所述沟槽中填充介质材料的工艺而形成。公开号为CN1649122A(公开日2005年8月3日)的中国专利申请文件公开了一种浅沟槽隔离的制造方法。

图1至图5为所述的中国专利申请文件公开的浅沟槽隔离制造方法的各步骤相应的结构的剖面示意图。

如图1所示，提供半导体衬底12，在所述半导体衬底12上形成垫氧化层12A，接着在所述垫氧化层12A上形成第一硬掩膜层14，所述第一硬掩膜层14为氮化硅；在所述第一硬掩膜层14上形成第二硬掩膜层14B，在所述第二硬掩膜层14B上形成光刻胶层16A；通过曝光显影工艺在光刻胶层16A中形成开口16B；

如图2所示，刻蚀所述开口16B底部的第二硬掩膜层14B、第一硬掩膜层14以及垫氧化层12A，形成开口16C，所述开口16C的底部露出所述半导体衬底12的表面；

如图3所示，去除所述光刻胶层16A，刻蚀所述开口16C底部的半导体衬底12，在所述半导体衬底12中形成沟槽18；

如图4所示，在所述沟槽18表面形成衬垫氧化层20，并在所述沟槽18中填充氧化层22，然后通过化学机械研磨去除所述第二硬掩膜层14B上多余的氧化层22以及所述第二硬掩膜层14B；

如图5所示，去除所述第一硬掩膜层14和垫氧化层12A。

所述的浅沟槽隔离的制造方法中，刻蚀所述开口16C底部的半导体衬底12，在所述半导体衬底12中形成如图3所示的沟槽18的方法一般为等离子体干法刻蚀，在刻蚀过程中由于没有刻蚀停止层，所述沟槽18的深度需要通过刻蚀时间来控制；在刻蚀气体及被刻蚀材料一定的情况下，沟槽的刻蚀时间还受沟槽疏密程度的影响，对于相同深度的沟槽，由于疏密程度不同其刻蚀时间也不相同；因而，为获得深度满足要求的沟槽的刻蚀时间，需要进行大量的实验，使得确定沟槽的刻蚀时间变得较为困难；特别是在新产品开发时，为得到该新产品的制造工艺中浅沟槽隔离的沟槽的刻蚀时间，不得不进行大量的实验，使得研发该新产品的工艺复杂化。

发明内容

本发明提供一种确定沟槽刻蚀时间的方法和浅沟槽隔离的制造方法，本发明获得沟槽的刻蚀时间的工艺较为简单。

本发明提供的一种确定沟槽刻蚀时间的方法，包括：

提供具有沟槽图案的第一掩膜板，获得该第一掩膜板的透光率；

将所述透光率的值输入到预先获得的第二掩膜板透光率和沟槽刻蚀时间的函数关系中，计算与所述第一掩膜板的沟槽图案相应的沟槽的刻蚀时间，其中，所述第二掩膜板具有沟槽图案，且所述第二掩膜板的沟槽图案和第一掩膜板的沟槽图案具有相同的技术节点。

可选的，通过曝光机测量获得第一掩膜板的透光率。

可选的，获得第二掩膜板透光率和沟槽刻蚀时间的函数关系的步骤如下：

提供一组具有不同透光率的第二掩膜板，该组第二掩膜板的沟槽图案具有相同的技术节点；

通过光刻和刻蚀工艺将第二掩膜板的沟槽图案转移到半导体衬底中，形成沟槽，并检测每一第二掩膜板的沟槽图案相应的沟槽的刻蚀时间；

拟合沟槽刻蚀时间与第二掩膜板的透光率的关系曲线。

可选的，所述拟合为线性拟合。

可选的，所述第一掩膜板和第二掩膜板为二元掩膜板或相移式掩膜板。

本发明还提供一种制造浅沟槽隔离的方法，包括：

提供具有浅沟槽隔离的沟槽图案的第一掩膜板，获得该第一掩膜板的透光率；

将所述透光率的值输入到预先获得的第二掩膜板透光率和沟槽刻蚀时间的函数关系中，计算与所述第一掩膜板的沟槽图案相应的沟槽的刻蚀时间t，其中，所述第二掩膜板具有浅沟槽隔离的沟槽图案，且所述第二掩膜板的沟槽图案和第一掩膜板的沟槽图案具有相同的技术节点；

通过光刻和刻蚀将所述第一掩膜板的沟槽图案转移到半导体衬底中，在所述半导体衬底中形成沟槽，其中，形成该沟槽的刻蚀的时间为t；

在所述沟槽中填充绝缘物质。

可选的，通过曝光机测量获得第一掩膜板的透光率。

可选的，获得第二掩膜板和沟槽刻蚀时间的函数关系的步骤如下：

提供一组具有不同透光率的第二掩膜板，该组第二掩模板的沟槽图案具有相同的技术节点；