[发明专利]用于高速缓存一致性协议的方法、装置及系统

说明书

背景技术

本发明的实施例涉及基于处理器的系统，更具体地说，涉及这样 的系统内存储器一致性协议的实现。

近年来，处理器对执行层次上的并行性的支持愈来愈大。通常， 由体系结构开发的执行层次上的并行性是明示的即并非推测性的。为 了更进一步增强多线程/多核体系结构的优点，人们建议利用推测性执 行层次上的并行性。采用这样的解决方案时，代码被分成几块，推测 地并行执行。事务存储器上的执行是一种类似于允许不同线程进行推 测性存取，并写入存储器，而忽略了线程之间可能存在数据的相关性。 在这两个执行模型中，推测性存储状态以原子方式委托(encomendado atomicamente)该体系结构的状态或者根据执行时间的核实(例如，线 程之间存储器的相关性)予以放弃。

为了在现有的多线程和多核处理器上有效地实现这些执行模型， 通过对推测性数据管理的支持、对线程之间的数据相关性的检测和对 推测状态的委托或抑制，使得对该存储器子系统的硬件支持变得更加 广泛。于是，存储器子系统可以能够在存储器的同一地点为线程保持 不同的推测版本，同一应用程序的推测性线程可以共享该存储器的空 间并写入该存储器的同一位置。支持推测及多版本的扩展存储器子系 统被命名为多版本高速缓存(MVC)。这样的系统往往包括集中的表格， 诸如消除跟踪推测性存取的数据用的存储器中的不确定性的表。但是， 这样的硬件支持成本高昂，而且要求相当数量的空间和能量。这样的 支持一般还要求支持基于硬件的读顺序。此外，还要求在各个系统不 同的高速缓存之间进行数量相当大的通信，包括传送适当的推测性数 据，这增大了总线上的通信量并对动作和能耗发生有害的影响。

附图说明

图1是本发明一实施例的系统之一部分的框图；

图2是本发明一实施例中实现推测性执行用的方法的流程图；

图3是本发明一实施例中实现推测性附加操作用的流程图；

图4是本发明一实施例的另一推测性操作用方法的流程图；

图5是本发明一实施例中处理所接收总线消息的方法的流程图；

图6是本发明一实施例中委托推测性行动结果用的方法的流程 图；

图7是本发明一实施例中抑制推测性行动用的方法的流程图；

图8是表示根据本发明一实施例表示应答处理器事件的状态的 事务处理的示图；

图9是表示本发明一实施例中表示应答总线消息的状态的事务 处理的示图；

图10是本发明一实施例的多处理器系统的框图。

具体实施方式

在不同的实施例中，可以在一个允许多线程推测性处理和/或事 务处理的系统上实现多版本高速缓存协议。这样，因为线程可以并行 地执行，故可以获得更高的性能，而高速缓存的一致性协议，与管理 线程顺序的软件结合，可以确定给定的任何推测性线程是否有效。

此外，为了降低硬件的复杂性，根据本发明一实施例的多版本高 速缓存，不实现推测性线程之间推测性存储值的通信。不实现这样的 通信，便可显著简化硬件，因为它避免使用集中的版本控制逻辑部件。 结果，可以将实现推测性线程的执行用的硬件减到最小，而且还无需 使用集中的目录或其他集中的高速缓存结构。反之，与局部高速缓存 相关联的高速缓存控制器可以接收相对于推测性存取的总线通信量， 并在这个信息和高速缓存最小的推测性硬件状态的基础上，可以确定 是否与存取位置有冲突。若是如此，则该高速缓存控制器可以向软件 的一个层次例如，向应用程序操纵器发送信号，以便确定冲突的本质。 确定一个或多个线程要崩溃时，应用程序操纵器可以为总线发送一条 消息，以便产生崩溃。与(一个或多个)线程相关联的高速缓存的(一 个或多个)控制器被撤销时，可以作为后果而建立与该线程相关联的 一个或多个高速缓存行的状态。