[发明专利]用于控制抛光选择性的辅助剂以及包含该辅助剂的化学机械抛光浆料

说明书

技术领域

本发明涉及一种在同时抛光阳离子带电材料和阴离子带电材料时用于控制抛光选择性的辅助剂。此外，本发明还涉及一种包含上述辅助剂的CMP(化学机械抛光)浆料。 

背景技术

随着微电子器件不断被赋予较大的集成规模，制造这种微电子器件所用的平坦化工艺变得越来越重要。作为为了获得超大规模集成微电子器件的努力的一部分，通常已经对半导体晶片使用多重互相连接技术(multiple interconnection technique)和多层堆叠技术(multilayerstacking technique)。然而，实施上述技术之一后出现的非平坦化会引起许多问题。因此，为了使晶片表面上的不规则性最小化，将平坦化工艺应用到微电子器件制造工艺的不同步骤中。 

这些平坦化技术中的一种是CMP(化学机械抛光)。在CMP处理过程中，将晶片表面压在与其表面相对旋转的抛光垫片上，并且在抛光处理过程中将被称为CMP浆料的化学试剂加到抛光垫片上。这种CMP技术通过化学和物理作用实现晶片表面的平坦化。换句话说，CMP技术通过将晶片表面压在与其表面相对旋转的抛光垫片上并同时通过向具有图形的晶片表面上供给化学活性浆料而实现晶片表面的平坦化。 

应用CMP技术的一个实例是STI(浅沟槽隔离)。为了解决在常规LOCOS(硅的局部氧化)处理中产生的问题并为了使芯片之间产生电绝缘，最近开发了STI工艺。这是由于当最小的线宽标准变得更严格至0.13μm或更小的程度时，常规的LOCOS处理引起了所谓的鸟嘴式现象(Bird’s Beak phenomenon)的问题。在STI技术中，形成了相对较浅的沟槽，且在形成用于在晶片表面上隔离有源区的场效应区中使用这样的沟槽。

如图1中所示，在STI工艺中，在半导体晶片上依次形成垫片二氧化硅(SiO₂)层101和氮化硅(SiN)层102。接着，在SiN层102上形成光刻胶图形。然后，通过使用光刻胶图形作为掩膜部分刻蚀SiN层102、垫片二氧化硅层101和半导体晶片100，从而形成多个沟槽103。 

此外，为了形成场效应区，通过LPCVD(低压化学气相沉积)、PECVD(等离子体增强化学气相沉积)或HDPCVD(高密度等离子体化学气相沉积)技术沉积绝缘二氧化硅层104，从而用层104填充沟槽103并用层104覆盖SiN层102的表面。 

随后，对绝缘二氧化硅层104进行抛光直至暴露出SiN层102。另外，通过刻蚀除去设置在两个相邻的有源区之间的SiN层102以及垫片二氧化硅层101。最后，在半导体晶片的表面上形成栅二氧化硅层105。 

此处，在用于除去绝缘二氧化硅层104的CMP处理过程中，绝缘二氧化硅层104和SiN层102由于具有不同的化学和物理性质而表现出不同的去除速度。 

将绝缘二氧化硅层的去除速度与氮化硅层的去除速度的比值称为CMP浆料的选择性。 

随着CMP浆料的选择性的降低，通过该浆料除去的SiN层的量会增加。优选没有除去SiN层。换句话说，优选绝缘二氧化硅层与SiN层之间的选择性大于30∶1。然而，常规的CMP浆料具有较低的绝缘二氧化硅层与SiN层之间的抛光选择性，其大约为4∶1。因此，在实际CMP处理中，SiN层被抛光的程度超出了可接受的范围。 

因此，在CMP处理过程中，可以根据晶片上的位置非均匀性地除去SiN层图形。因此，SiN层相对于整个晶片具有各种不同的厚度。特别是，在半导体晶片同时具有高密度图形和稀疏图形的情况下，这是一个严重的问题。 

由于上述问题，具有场效应区的最终结构在有源区与场效应区之间有水平面差，从而导致制造半导体器件的后续步骤的余地减少以及晶体管和器件的质量下降。简而言之，常规的CMP处理存在的问题在于，即使在通过CMP处理除去氧化物层之后，也无法获得均匀厚度的SiN层图形。 

因此，为了开发出能够使绝缘二氧化硅层的去除速度高于SiN层的抛光速度的浆料组合物，最近已经作出了许多努力。例如，在美国专利No.5,614,444；日本公开专利No.1998-106988、1998-154672、1998-270401、2001-37951、2001-35820和2001-319900；以及韩国专利公开No.2001-108048、2002-0015697、2003-0039999、2004-0057653、2004-0013299和2003-0039999中均披露了这样的浆料组合物。