[发明专利]以高效率转移应力之形成接触绝缘层之技术

说明书

【发明所属之技术领域】

一般而言，本发明是有关于集成电路的形成，且更具体而言，有关于在制造场效应晶体管的期间在有间隔体元件(spacer element)的情形下形成接触绝缘层。

【先前技术】

集成电路的制造需要根据指定的电路布局在给定的芯片区上形成大量的电路元件。一般而言，目前实行多种工艺技术，其中，就复杂的电路而言，例如微处理器、储存芯片、及其类似者，由于在操作速度及/或耗电量方面有优异的特性，CMOS技术是目前最有效的方法。使用CMOS技术制造复杂的集成电路时，形成数百万个互补晶体管(亦即，N型沟道晶体管与P型沟道晶体管)于包含结晶半导体层(crystallinesemiconductor layer)的衬底上。不论所考虑的是N型沟道晶体管或是P型沟道晶体管，MOS晶体管都包含所谓的PN结(junction)，该PN结系藉由经高度掺杂之漏极区与源极区的界面以及配置于漏极区与源极区之间的反向掺杂沟道区(inversely doped channel region)所形成。

藉由形成于沟道区上且藉由薄的绝缘层使其与该沟道区分开的栅极而控制该沟道区的导电系数(conductivity)，亦即，导电沟道的驱动电流能力。在施加适当的控制电压于栅极而形成导电沟道后，沟道区的导电系数取决于掺质浓度、多数电荷载子(majority chargecarrier)的移动率(mobility)、以及(就该沟道区在晶体管宽度方向中的延伸为给定的情形而言)源极区与漏极区之间的距离(也被称作沟道长度)。在此，在施加控制电压于栅极后，结合在绝缘层下快速产生导电沟道的能力，沟道区的导电系数实质地决定MOS晶体管的效能。因此，缩短沟道长度以及减少与其相关联的沟道电阻率(resistivity)，使得沟道长度成为增加集成电路之操作速度的主要设计准则。

不过，缩减晶体管的尺寸产生多个与此相关联的问题而必须予以处理以免不当地抵消掉稳定减少MOS晶体管之沟道长度所获得的有利条件。在此方面的一主要问题为发展出增强的光微影及蚀刻策略以便可靠及可再生产地制造具有关键尺寸的电路元件(例如晶体管的栅极)供新一代的装置使用。此外，在漏极区与源极区的垂直方向以及横向(lateral direction)中，需要高度复杂的掺质分布(dopant profile)以提供与所欲之沟道的可控制性相结合的低片电阻率(sheetresistivity)与低接触电阻率。此外，以泄露电流的控制而言，PN结相对于栅极绝缘层的垂直位置也是关键性的设计准则。在此，缩减沟道长度也需要减少漏极区和源极区相对于栅极绝缘层及沟道区所形成之界面的深度，从而需要复杂的注入技术。根据其它的方法，以对该栅极有指定偏移(offset)的方式形成外延成长区(其系称作加高的漏极区与源极区)以增加该加高之漏极区与源极区的导电系数，同时维持对栅极绝缘层有浅的PN结。

不拘所使用的技术方法，复杂的间隔体技术都需要产生高度复杂的掺质分布且在栅极与漏极区及源极区中以自对齐(self-aligned)的方式形成金属硅化物区时作为掩模。由于连续减少关键尺寸的大小(亦即，晶体管的栅极长度)，必需调整与上述工艺步骤有关的工艺技术甚至可能发展新的工艺技术，已提出藉由增加给定沟道长度之沟道区内的电荷载子移动率来增强晶体管元件的装置效能。原则上，可使用至少两个机构，以组合或分开的方式，增加沟道区内的电荷载子移动率。首先，可减少沟道区内的掺质浓度，从而降低电荷载子的散射情况而使导电系数增加。不过，降低沟道区内的掺质浓度明显影响晶体管装置的阈值电压，从而使得降低掺质浓度变成较不具吸引力的方法，除非发展出可调整所欲之阈值电压的其它机构。

第二，可修改沟道区内的晶格结构(lattice structure)，例如藉由产生拉伸应变(tensile strain)或压缩应变(compressivestrain)，这会导致电子及空穴的移动率改变。例如，在沟道区中产生拉伸应变增加电子的移动率，其中，取决于拉伸应变的大小，可得到移动率的增量达百分之20，接着，直接转变为导电系数的对应增量。另一方面，沟道区内的压缩应力(compressive stress)可增加空穴的移动率，从而提供用来增强P型晶体管之效能的可能性。