[发明专利]存储器控制电路与方法

说明书

技术领域

本发明涉及随机存取存储器(random access memory，RAM)的控制，尤特别是涉及一种存储器控制电路与方法。

背景技术

随着信息产业的蓬勃发展，半导体组件的相关技术亦日益精进。为了提升随机存取存储器(random access memory，RAM)于写入/读取数据的速度，遂出现了双倍速数据传输(double data rate，DDR)技术的应用。应用这种技术的随机存取存储器即为所谓的双倍速随机存取存储器(DDR RAM)。

传统的随机存取存储器的数据存取对应于时钟讯号的多个周期中每一周期的一特定边缘，例如：上升缘(rising edge)。由于双倍速随机存取存储器的数据存取对应于时钟讯号的多个周期中每一周期的上升缘与下降缘(falling edge)，所以若使用相同频率的时钟讯号作为运作基准，则双倍速随机存取存储器的数据存取速度为传统的随机存取存储器的数据存取速度的两倍。

双倍速随机存取存储器应用了有别于时钟讯号的数据频闪(data strobe)讯号作为存取数据的依据，而上述的数据频闪讯号也就是所谓的DQS讯号，其讯号格式为本领域所熟知。如图1所示，当一写入命令WR被输出时，数据频闪讯号DQS应该于进入一低电平之后出现多个周期性脉冲；这些周期性脉冲的上升缘与下降缘可作为数据讯号DQ所载(carry)的D0、D1、D2、D3...等数据被写入存储器中的存储单元(memory cell)的依据。另外，数据频闪讯号DQS中出现在这些周期性脉冲之前的这个低电平的部分称为前文(preamble)，如图1所示。此外，时钟讯号VCLK于写入命令WR下达时的上升缘至数据频闪讯号DQS于该前文之后的第一个上升缘之间的时间间距(time interval)定义为T_DQSS。

在某些情况下，例如：当时钟讯号VCLK的频率被提高了、但是电路系统中有些部份的讯号延迟未被妥善处理时，便无法确保数据频闪讯号DQS符合特定规格。一旦时间间距T_DQSS不符合上述的特定规格所定义的范围，便无法确保数据讯号DQ所载的数据最终可被正确地写入存储单元。

发明内容

因此本发明的目的之一在于提供一种存储器控制电路与方法，以解决上述问题。

本发明的一较佳实施例中提供一种存储器控制电路。该存储器控制电路包含有：一相位检测模块，用来检测一数据频闪(data strobe)讯号与一时钟讯号之间的相位差；一控制模块，耦接至该相位检测模块，用来依据该相位差来产生一组控制讯号，其中该组控制讯号对应于该相位差；一锁存(latch)模块，用来依据该数据频闪讯号的上升缘/下降缘来锁存一数据讯号所载(carry)的写入数据；一奇偶数据分离器，耦接至该锁存模块，用来对该写入数据进行奇偶数据分离处理，以产生一数据分离讯号，其中该数据分离讯号载有对应于该写入数据的奇/偶数据；以及一可调延迟线(adjustable delay line)模块，耦接至该奇偶数据分离器以及该控制模块，用来依据该组控制讯号来调整该数据分离讯号所载的奇/偶数据的延迟，其中该奇/偶数据的延迟量对应于该组控制讯号。

本发明于提供上述的存储器控制电路的同时，亦对应地提供一种存储器控制方法。该存储器控制方法包含有：检测一数据频闪讯号与一时钟讯号之间的相位差；依据该相位差来产生一组控制讯号，其中该组控制讯号对应于该相位差；依据该数据频闪讯号的上升缘/下降缘来锁存一数据讯号所载的写入数据；对该写入数据进行奇偶数据分离处理，以产生一数据分离讯号，其中该数据分离讯号载有对应于该写入数据的奇/偶数据；以及依据该组控制讯号来调整该数据分离讯号所载的奇/偶数据的延迟，其中该奇/偶数据的延迟量对应于该组控制讯号。

附图说明

图1为现有的数据频闪讯号与数据讯号的示意图。

图2为本发明的一实施例所提供的存储器控制电路的示意图。

图3为图2所示的一部份组件的实施细节的示意图。

附图符号说明