[发明专利]一种基带解码器电路及其流水线操作方法

说明书

所属技术领域

本发明涉及移动通信技术领域，特别是涉及一种基带解码器电路及其流水线操作方法。

背景技术

在目前3G手机终端芯片中，物理层中的基带解码器是其核心的组成部分，按照终端的约束条件，如何实现手机芯片中基带解码器的低耗电，高效率和低复杂度一直是重要的课题。

为解决这些问题，芯片设计需要充分考虑到性能，造价和时钟速率的相互影响。在满足性能的前提下，造价和时钟速率(功耗)是衡量价值的重要因素。目前3G的基带芯片属于新的课题，但是在产品层面已经暴露出功耗大，造价高的缺点。

目前基带解调芯片的实现方法可以分为以下两种：

1.全DSP实现。采用DSP架构，用软件的方式实现3GPPTS25.212(WCDMA)或者3GPP TS25.222(TD-SCDMA)规范中定义的信号处理流程。在DSP的实现中，软件采用模块的方式进行处理，模块和模块之间由操作系统负责内存数据的调度和管理。这种方法的缺点是功耗大，因为DSP的处理和ASIC相比，需要驱动整个DSP架构。

2.高速硬件逻辑实现。为保证在10ms内完成对无线帧数据的实时处理，需要采用较大的硬件设计单元，然后采用一级缓冲器，将物理信道的数据分类为传输信道的数据，然后采用软件的方式进行解码。这样的实现方法分为两种，

一种是ASIC加DSP。在第一次解交织后，10ms定时周期的无线帧数据已经转换为TTI(传输时间间隔)帧为定时周期的传输信道数据。之后的处理是按照传输信道数据进行的。ASIC负责前端的符号处理，DSP进行软件的操作、数据的解码和CRC校验。这样的设计思路，依然没有将功率降到最低程度，同时DSP的造价也需要考虑。

一种是纯ASIC实现。实现过程中，在降低处理开销的同时，保证处理的实时性要求。

本发明提出的串行流水线架构，虽同样应用ASIC加DSP的实现方式，但其串行流水线架构可以保证在支持最大速率的同时，降低硬件的开销，可以广泛的应用到3G基带解码芯片的电路设计中去。

在以CDMA为基础的3G移动通信系统中，WCDMA技术和TD-SCDMA技术都定义了非常复杂的基带信号处理流程(3GPP TS25.211规范～3GPPTS25.215规范，3GPP TS25.221规范～3GPP TS25.225规范)，完全按照这样的信号处理流程设计基带，带来很大的功耗要求。在3G系统面世的前几年中，都存在手机功耗过大，不能实现长时间通话和待机的问题。因此如何降低3G手机的功耗，一直是实现3G系统商业应用的瓶颈。

按照通常的划分，3G手机基带可以被分为码片级速率处理单元和符号级速率处理单元。码片级的速率处理单元包括射频接口，高速同步/路径搜索模块，信道估计，RAKE接收机(相干扩频接收机)，和射频的一些辅助电路(AGC，AFC等)。这些模块至少需要以两倍的码片时钟来驱动，一般采用硬件ASIC设计。符号级的速率处理单元在3GPP TS25.212和3GPP TS25.222中已经严格定义，本发明涉及的内容就是在这样的约束条件下，如何保证符号级速率处理单元(也就是本发明要讨论的基带解码器)的性能要求，如何降低功耗的设计。

按照手机的要求，待机的时候，可以实现的待机电流一般在10mA以下，在通话的时候电流在100多mA，在视频业务时，功耗可以达到300多mA。另外CDMA手机需要进行大量的网络测量，这些测量功能需要不断的打开硬件，驱使其工作，然后向网络回报测量的结果，因此需要从各个方面考虑如何降低功率的开销。另外数字芯片的造价取决于采用的制造工艺和内部的逻辑门数目，数目大也会带来功耗的加大，因此如何简化设计，是3G手机非常重要的话题。

在基带解码器中，3G规范(3GPP TS25.212和3GPP TS25.222)定义的主要信号模块包括：

-第二次交织操作

-第一次交织操作

-速率匹配操作

-信道编码(卷积编码或TURBO编码)操作

-CRC校验

和GSM与CDMA one的基带相比，引入的数据处理非常复杂，因此需要在硬件设计实现上考虑如何进行最大的优化。

发明内容

本发明的目的为解决上述现有技术问题，降低下行数据接收中的存储器开销，保证处理延迟要求的同时降低工作时钟。