[发明专利]一种基带解码器电路及其流水线操作方法

权利要求书

1.一种基带解码器电路，由第二解交织器、第一解交织器、解速率匹配器、信道解码器、循环冗余码检测单元等器件依次连接组成，其特征在于所述的器件之间插入四个缓冲器，依次为第一缓冲器、第二缓冲器、第三缓冲器，和第四缓冲器；使上一帧数据在较后的器件处理的同时，较前的器件能够同时接受下一帧数据进行处理。

2.如权利要求1所述的基带解码器电路，其特征在于所述的较前的器件是指解交织器和解速率匹配器，较后的器件是指信道解码器。

3.如权利要求1所述的基带解码器电路，其特征在于，所述的串联的器件间的缓冲器由前一个信号处理器件执行写操作，由后一个器件执行读操作。

4.如权利要求1所述的基带解码器电路，其特征在于，所述的第一缓冲器和第二缓冲器具有缓冲器读写控制器，可以同时对它们进行读写。

5.如权利要求1所述的基带解码器电路，其特征在于，所述的第一缓冲器、第二缓冲器、第三缓冲器由4倍的码片时钟驱动，即工作频率为15.36MHz。

6.如权利要求1所述的基带解码器电路，其特征在于，所述的第四缓冲器写操作时由4倍的码片时钟驱动，读操作时由数字信号处理时钟驱动，需要在读/写操作之前切换其主时钟。

7.如权利要求1所述的基带解码器电路，其特征在于，所述的第一解交织器和信道解码器具有各自的存储器可以同时运行而不会造成任何延迟。

8.如权利要求1所述的基带解码器电路，其特征在于，所述的各缓冲器的长度通过对最高速率的计算，可以在满足实时性的条件下，最大化的降低缓冲器的长度。

9.如权利要求1所述的基带解码器电路，其特征在于，所述的一帧数据的传输时间间隔为10ms。

10.一种基带解码器电路的流水线操作方法，其特征在于，在串行的前端处理器件和后端处理器件之间串接缓冲器；在后端处理器件处理数据帧的同时，前端处理器件读入并处理下一帧数据。

11.如权利要求1所述的基带解码器电路的流水线操作方法，其特征在于所述的前端的器件是指解交织器和解速率匹配器，后端的器件是指信道解码器。