[发明专利]半导体器件的制造方法

说明书

技术领域

本发明涉及半导体器件的制造方法，更具体涉及动态随机存取存储器(DRAM)中具有位线上电容器(COB)结构的电容器的制造方法。 

背景技术

具有高电容和能够自由输入输出数据的动态随机存取存储器(DRAM)已经被广泛用作半导体存储器件。DRAM器件包括以电荷形式存储数据的存储单元区和输入输出数据的周边电路区。存储单元区由多个单位单元(unit cell)组成，每一个单位单元包括存取晶体管和存储电容器。 

近来，随着半导体器件的集成规模增加，每个单位单元的尺寸缩小，结果电容器的尺寸也缩小。因此，制造尺寸缩小的具有高电容的电容器的研究已经变得非常重要。作为研究的一部分，已经开发了提高电容器的存储电容而不增加产生电容器的水平面积的技术。 

例如，在位线形成前形成电容器的位线下电容器(CUB)结构变成在位线形成后形成电容器的位线上电容器(COB)结构。与CUB结构相反，由于COB结构在位线形成之后形成电容器，因而形成电容器可以不考虑位线加工裕度。因此，COB结构提供在有限面积内增加电容器的存储电容的优点。 

图1A-1C是示出具有典型位线上电容器(COB)结构的电容器制造方法的截面图。 

如图1A所示，在衬底10中形成多个场氧化物层11以隔离器件，随后在衬底10上形成第一层间绝缘层12。在形成第一层间绝缘层12之前，如众所周知的那样，形成包括字线(未示出)的晶体管。 

在第一层间绝缘层12中形成多个沉陷塞13。之后，在包括沉陷塞13的第一层间绝缘层12的上部上形成多个位线17。每个位线17通过顺序堆叠位线导电层14和位线硬掩模15而形成。在位线17侧壁上形成多个位线隔离层(spacer)18。 

在以上所得结构上形成第二层间绝缘层19，直至充分填充位线17之间的空隙。之后，选择性蚀刻第二层间绝缘层19，以形成多个存储节点接触孔(未示出)，从而暴露位线17之间的沉陷塞13表面。 

用导电层填充存储节点接触孔，随后实施回蚀刻过程，直至暴露出已被蚀刻的第二层间绝缘层19的表面。结果，多个存储节点接触塞20被填充在存储节点接触孔中。利用约1份层间绝缘层材料比约1份存储节点接触塞材料的蚀刻选择性来实施回蚀刻过程。由于回蚀刻过程，因而可以实现存储节点接触塞20的平坦化，而不导致存储节点接触塞20的上表面和已被蚀刻的第二层间绝缘层19的上表面之间的高度差。 

如图1B所示，在已被蚀刻的第二层间绝缘层19和存储节点接触塞20上顺序形成蚀刻停止层21和第三层间绝缘层22。蚀刻停止层21包括氮化物基材料。接着，在第三层间绝缘层22上形成单独的硬掩模图案23。硬掩模图案23通常包括氮化物基层或多晶硅。在此，硬掩模图案23包括与存储节点接触塞20相同的材料，例如多晶硅。 

利用硬掩模图案23实施蚀刻过程以蚀刻第三层间绝缘层22的预定部分。蚀刻过程停止在蚀刻停止层21的上部。 

如图1C所示，实施单独的蚀刻过程以移除硬掩模图案23(参见图1B)。在实施移除硬掩模图案23的蚀刻过程期间，由于存储节点接触塞20上方的蚀刻停止层21的厚度非常小，因此可以在移除硬掩模图案23的同时移除存储节点接触塞20上方的蚀刻停止层21的预定部分。结果，存储节点接触塞20的表面可被暴露，并且以附图标记“A”表示的存储节点接触塞20的暴露部分可能受损。 

因为硬掩模图案23包括与存储节点接触塞20相同的材料，因而在移除硬掩模图案23的同时，也可很容易地移除存储节点接触塞20。因此，存储节点接触塞20的表面可能容易受损。存储节点接触塞20表面上以附图标记“A”表示的受损部分可在后续将形成的电容器底电极和介电层的形成期间引起沉积缺陷。因此，沉积缺陷可降低产品的成品率，这是由于电容器性能劣化和位线17之间的电短路所致。 

发明内容

因此，本发明的一个目的是提供一种制造半导体器件的方法，该方法可以在移除硬掩模图案的过程中减少对存储节点接触塞表面的损伤，由此改善器件的工作性能，其中所述硬掩模图案用于蚀刻用于存储节点的层间绝缘层。 

根据本发明的一方面，提供一种制造半导体器件的方法，包括：在衬底上形成第一层间绝缘层，其中形成多个第一接触孔；在第一层间绝缘层上形成导电层，以填充第一接触孔；蚀刻导电层使得第一层间绝缘层的表面高于导电层的表面，由此形成多个填充第一接触孔的接触塞；和形成蚀刻停止层，其在接触塞表面上的厚度大于在第一层间绝缘层表面上的厚度。