[发明专利]环振荡器的类似差动结构延迟单元

说明书

技术领域

本发明相关于一种环振荡器的延迟单元，尤其指一种不受输出负载影响输出频率的环振荡器的延迟单元。

背景技术

请参考图1以及图2，图1为公知单端式环振荡器10的示意图，图2为图1所示的延迟单元12的示意图。环振荡器10包含n个延迟单元12，其中n为奇数，每一延迟单元12的输出端耦接于下一个延迟单元12的输入端，最后一个延迟单元12的输出端耦接于第一个延迟单元12的输入端，也就是n个延迟单元12以串接的方式组成一回路。延迟单元12包含二P型晶体管14a、16a以及二N型晶体管14b、16b，其中P型晶体管14a与N型晶体管14b的源极分别耦接于电压源VDD与VSS，用来提供参考电流，而P型晶体管16a的栅极耦接于N型晶体管16b的栅极作为延迟单元12的输入端IN，P型晶体管16a的漏极耦接于N型晶体管16b的漏极作为延迟单元12的输出端OUT，因此延迟单元12的输出信号与输入信号反相。以第二延迟单元12为例，第二延迟单元12的输入端接收第一延迟单元12的输出信号OUT1，假设输出信号OUT1为高电于信号，则第二延迟单元12的输出信号OUT2为低电平信号。环振荡器10由奇数个延迟单元组成，所以第一个延迟单元的输入信号会与第n个延迟单元的输出信号OUTn反相，由于第n个延迟单元的输出端耦接于第一个延迟单元的输入端，因此经由该回路将第一个延迟单元的输入信号反相。信号由延迟单元12的输入端到输出端需要一延迟时间Td，所以环振荡器10每隔n个延迟时间Td后会产生电平转变(level transition)，亦即高低电平互换，因此环振荡器10产生的振荡时钟信号FOUT的周期为n*Td。此外，正控制电压VP以及负控制电压VN可用来调整延迟单元12的延迟时间Td。

请参考图3以及图4，图3为公知差动式环振荡器20的示意图，图4为图3所示的延迟单元22的示意图。环振荡器20包含m个延迟单元22，其中m为偶数。每一延迟单元22都具有正负输入端以及正负输出端，基本上，延迟单元22的正输入端耦接于上一个延迟单元22的正输出端，延迟单元22的负输入端耦接于上一个延迟单元22的负输出端，但是，最后一个延迟单元22的正输出端耦接于第一个延迟单元22的负输入端，最后一个延迟单元22的负输出端耦接于第一个延迟单元的正输入端，最后环振荡器20的输出信号FOUT由最后一个延迟单元22的正输出端经由一缓冲器21输出。此外，耦接于每一个延迟单元22的正负输出端的电容23表示延迟单元的输出负载。延迟单元22包含三P型晶体管24a、26a、28a以及三N型晶体管24b、26b、28b，其中P型晶体管24a与N型晶体管24b的源极分别耦接于电压源VDD与VSS，用来提供参考电流，而正控制电压VP以及负控制电压VN可用来调整延迟单元22的延迟时间。N型晶体管26b的栅极为延迟单元22的正输入端INP，而N型晶体管26b的漏极耦接于P型晶体管26a的漏极作为延迟单元12的负输出端OUTN；N型晶体管28b的栅极为延迟单元22的负输入端INN，而N型晶体管28b的漏极耦接于P型晶体管28a的漏极作为延迟单元12的正输出端OUTP。再者，P型晶体管26a的栅极耦接于延迟单元22的正输出端，P型晶体管28a的栅极耦接于延迟单元22的负输出端。因此，延迟单元22的正输出端与正输入端的信号同相，延迟单元22的负输出端与负输入端的信号同相。

差动式环振荡器比单端式环振荡器使用较少的延迟单元，但公知不论单端式环振荡器或差动式环振荡器的延迟单元，很容易受输出负载的影响而造成电平转换的速度变慢。当输出负载变大时，电平转换时间上升，所以振荡频率下降，功率耗损也随之增加。

发明内容