[发明专利]用于应变硅MOS晶体管的使用硬掩模的刻蚀方法和结构

说明书

技术领域

本发明涉及集成电路及其用于半导体器件制造的处理。更具体地，本发明提供用于制造用于先进CMOS集成电路器件的使用应变硅结构的MOS器件的方法和结构。然而，应该认识到本发明具有更加广泛的可应用性。

背景技术

集成电路已经从制造在单个硅芯片上的少数的互连器件发展到数百万个器件。传统集成电路提供的性能和复杂度已远远超过了当初的想象。为了实现复杂度和电路密度(即，能够被安置到给定芯片面积上的器件的数量)的提高，对于每一代集成电路，最小器件线宽的尺寸(也被称为器件“几何”)变得越来越小。

不断增大的电路密度不仅已提高了集成电路的复杂度和性能，而且也为客户提供了更低成本的部件。集成电路或者芯片制造工厂常常可能花费成百上千万，甚至十几亿美元来建造。每一制造工厂具有一定的晶片生产量，而每片晶片上将会有一定数量的集成电路。因此，通过制造更小的集成电路个体器件，更多的器件可以被制造在每一个晶片上，这样就可以增加制造工厂的产量。要使器件更小是很有挑战性的，因为每一种用于集成制造的工艺都存在限制。那也就是说，一种给定的工艺通常只能加工到某一特定的线宽尺寸，于是不是工艺就是器件布局需要被改变。此外，随着器件要求越来越快速的设计，工艺限制就伴随某些传统的工艺和材料而存在。

这样的工艺的示例是MOS器件自身的制造。这样的器件传统上已经变得越来越小，并且产生更快的切换速度。虽然已经有了明显的改进，但是这样的器件的设计仍然具有许多限制。仅仅作为示例，这些设计必须变得越来越小，但是仍然要提供用于切换的清晰信号，这随着器件变得更小而变得更加困难。此外，这些设计常常难以制造，并且通常要求复杂的制造工艺和结构。在本说明书中，更具体地在下文中将更加详细地描述这些和其他的限制。

从上面看出，用于处理半导体器件的改进技术是所希望的。

发明内容

根据本发明，提供了用于半导体器件的制造的处理集成电路的技术。更具体地，本发明提供用于制造用于CMOS先进集成电路器件的使用应变硅结构的MOS器件的方法和结构。然而，应该认识到本发明具有更加广泛的可应用性。

在具体的实施例中，本发明提供了一种用于形成应变硅集成电路器件的方法。该方法包括提供半导体衬底，以及形成上覆于所述半导体衬底的电介质层。该方法还包括形成上覆于所述电介质层的栅极层，以及形成上覆于所述栅极层的硬掩模。该方法利用所述硬掩模作为保护层，图案化所述栅极层，以形成包括多个边缘的栅极结构。该方法形成上覆于所述栅极结构的电介质层，以保护包括所述多个边缘的所述栅极结构。该方法由所述电介质层形成多个隔片，同时保留上覆于所述栅极结构的所述硬掩模。该方法利用所述电介质层和所述硬掩模作为保护层，刻蚀紧邻所述栅极结构的源区和漏区，同时所述硬掩模防止所述栅极结构的任何部分被暴露。在优选实施例中，该方法保留上覆于所述栅极结构的所述硬掩模。该方法包括将硅锗材料沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区和所述被刻蚀的漏区，同时利用所述硬掩模使所述栅极层的任何部分保持不被暴露，以使所述栅极结构基本没有任何硅锗材料的永久性沉积，所述硅锗材料使得所述源区和所述漏区之间的沟道区从形成在所述源区和所述漏区中的至少所述硅锗材料以压缩模式发生应变。在优选实施例中，该方法从所述栅极结构去除所述硬掩模，以暴露所述栅极结构的顶部，并且使所述栅极结构的所述顶部保持基本没有任何硅锗材料。

较传统技术，通过本发明获得了的很多优点。例如，本技术为使用依赖于传统技术的工艺提供了便利。在一些实施例中，本方法提供了对于每个晶片的按管芯计的更高的器件产率。此外，本方法提供了与传统工艺技术兼容而不用对传统设备和工艺进行实质修改的工艺。优选地，本发明为90纳米以及更小的设计规范提供了改进的工艺集成。此外，本发明通过将应变硅结构用于CMOS器件，提供了增大的空穴迁移率。依据实施例，可以获得这些优点中的一个或多个。这些优点或其他优点将在本说明书全文中并且更具体地在下文中，进行更多的描述。

参考后面的详细说明和附图，可以更全面地了解本发明的各种其他目的、特征和优点。

附图说明

图1是传统的应变硅器件的简化的横截面视图。

图2到图4是根据本发明的一个实施例用于制造CMOS器件的方法的简化的横截面视图。

具体实施方式