[发明专利]形成高深宽比连接孔的方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种形成集成电路中的高深宽比连接孔的方法。

背景技术

半导体集成电路的制作是极其复杂的过程，目的在于将特定电路所需的各种电子组件和线路，缩小制作在小面积的晶片上。其中，各个组件必须藉由适当的内连导线来作电性连接，才能发挥所期望的功能。

由于集成电路的制作向超大规模集成电路(ULSI)发展，其内部的电路密度越来越大，随着芯片中所含元件数量不断增加，实际上就减少了表面连线的可用空间。这一问题的解决方法是采用多层金属导线设计，也就是利用多层绝缘层和导电层相互叠加的多层连接，其利用大量用金属填充塞填充的连接孔，在两层金属之间形成电通路。

随着半导体元件高度集成化的发展，连接孔的尺寸减小，深度变深，深宽比(AR，Aspect Ratio)不断增加，例如，临界线宽CD在0.16μm以下的深亚微米工艺中，DRAM器件中位线上电容器(COB，Capacitor Over Bit)的连接孔的深宽比AR已经大于10∶1。这种高深宽比的连接孔中通常需要用CVD方法填充金属钨(W)，但是由于钨与氧化物粘附力不强，并且如果钨淀积直接在硅表面上进行，反应物WF₆会与下层的硅发生反应，导致对硅的消耗以及对衬底的侧向侵蚀，所形成的WSi_x的电阻率也相对较高，所以在钨的CVD淀积之前必须先淀积一层粘附层和一层阻挡层。这个粘附层/阻挡层使得钨能够完全地粘连在连接孔的氧化物上，并有效地防止WF₆与硅衬底和氧化物发生反应。目前首选的是以Ti作为粘附层，以TiN起阻挡层及黏附钨的作用。Ti和氧化物有非常好的粘连性，并能够和硅反应形成TiSi_x，大大减小接触电阻；而TiN层一方面具有防止Ti层和WF₆之间的反应的作用，另一方面与钨具有很好的黏附性。现有技术中粘附层Ti通常是利用离子化的金属等离子体(IMP，IonizedMetal Plasma)工艺形成，而阻挡层TiN通常利用化学气相淀积(CVD，ChemicalVapor Deposition)工艺形成。

图1A至1C为现有技术中高深宽比连接孔的填充过程示意图。如图1A所示，在半导体衬底101上淀积厚的层间绝缘膜102，并利用光刻、刻蚀技术去除半导体衬底101的接触部分上的层间绝缘膜102，露出衬底表面形成孔103。接着，如图1B所示，利用IMP方法和CVD方法分别在孔103的底面和侧面表面淀积粘附层(Ti)104和阻挡层(TiN)105；在IMP方法形成Ti时会在沉积的同时原位(in suit)与底部的硅反应形成TiSix接触层106，从而与衬底中的电极形成良好的电接触。然后，如图1C所示，在连接孔内利用CVD工艺填充钨107，最后，在所述钨层和连接孔的外侧的阻挡层上形成铝的金属层，再利用光刻、刻蚀技术形成金属布线的图形。

申请号为200410031228.3的中国专利中公开了一种生成TiN阻挡层的CVD形成方法。由于IMP工艺本身的缺陷，IMP工艺中Ti的底部阶梯(bottomstep coverage)覆盖能力较差，底部Ti的沉积量不能形成足够的TiSi_x，使底部接触层106中出现孔隙，如图1B所示，导致接触电阻增加。为了避免上述问题，对于深亚微米工艺、大的深宽比的连接孔，其粘附层的形成过程中通常不采用IMP工艺，而采用CVD方法淀积Ti粘附层和TiN阻挡层。目前通常利用TiCl₄与H₂和NH₃反应在连接孔的底部形成Ti和TiN层。图2为形成深宽比AR达11∶1的COB电容的连接孔时，分别利用TiCl₄与H₂和NH₃反应在连接孔的底部和侧壁形成Ti/TiN层与使用IMP方法形成Ti/CVDTiN层后，再利用CVD方法进行钨填充后的多个晶片的方块电阻平均值的统计结果。图中201表示的是采用CVD方法的统计结果；图中202表示的是延用IMP方法的统计结果。可以看到，202的结果要明显高于201的结果。因此对于具有大的深宽比的连接孔，如果按原来深宽比较小时所用的IMP工艺制备，将导致器件性能差，不能正常使用。但如果采用TiCl₄与H₂和NH₃反应在连接孔的底部和侧壁形成Ti和TiN层，则需要昂贵的设备，提高了生产成本。

发明内容