[发明专利]使用组进行自适应存储器校准

说明书

主张35U.S.C.§119下的优先权

本专利申请案主张2004年11月5日申请的题为“Adaptive Memory Calibration UsingBins”的第60/625,229号临时申请案的优先权，且所述临时申请案转让给本受让人，且在此以引用的方式清楚地并入本文中。

技术领域

本揭示案涉及用于使集成电路与电子组件校准的系统和技术。

背景技术

集成电路已通过实现对离散装置来说不可能的新应用而使电子产业发生巨大变化。集成允许由数百万电子组件组成的复杂电路封装到单个半导体材料芯片中。另外，集成提供在单个硅片上制造数百个芯片的优势，这大大降低了成本且增加了完成的电路的每一者的可靠性。

如今，集成电路在电子装置中广泛使用以实施例如通用和专用处理器的复杂电路。集成到芯片上的控制器可用于使各种处理器与芯片外组件(off-chip component)(例如，外部存储器和类似组件)介接。由控制器产生的时钟可用于存取这些芯片外组件。这些时钟应在某一容许公差内以特定标称速度操作，以确保控制器可在最坏情况温度和电压条件下与芯片外组件通信。

由于硅片制造工艺中固有的过程的缘故，由单个晶片产生的一组芯片可能落入不同处理速度额定值范围中。视应用而定，一些制造商被迫丢弃在标称公差范围外的慢芯片和快芯片。这导致大量代价非常高的浪费。

在试图保存晶片的不产生标称芯片的那些部分时，一些制造商采用一种速度分组(speed binning)方法，其中根据由单个晶片产生的各种芯片的分级处理速度来对所述各种芯片进行测试和分批。这种根据芯片的速度来对芯片进行分批的方法既耗费时间，代价又高。由于以降低的价格来出售慢芯片和快芯片的缘故而导致另外的成本。

使用延迟来实施确保组成电子装置的集成电路与外部组件之间的无误差通信所需要的时序。所述延迟随许多因素的变化而变化，所述因素包括集成电路的速度和电压，以及外部组件的速度。可(例如)使用对此类通信进行测试并接着从测试结果导出延迟的校准过程来确定这些延迟。许多集成电路和外部组件上的此类参数的变化可导致预定延迟对给定电子装置来说不是最佳的。另外，预先知道每一集成电路的实际速度和电压以及外部组件的速度是不实际的。因此，芯片制造者最多只好满足于确定将在此类参数的预期范围内无误差地工作的程序延迟，尽管知道此类预定延迟对许多电子装置来说不会是最佳的。

发明内容

在本发明的一个方面，一种电子装置包含电子组件和集成电路，所述集成电路经配置以产生系统时钟和具有来自所述系统时钟的可编程延迟的外部时钟，所述集成电路进一步经配置以将所述外部时钟提供到所述电子组件；确定系统时钟与外部时钟之间的集成电路与电子组件可在其中通信的延迟范围；且基于所述延迟范围而用多个预定延迟值中的一者来对外部时钟进行编程。

在本发明的另一方面，一种使集成电路与电子组件(所述集成电路具有系统时钟)校准的方法包含在集成电路上产生外部时钟，所述外部时钟具有来自系统时钟的可编程延迟，所述方法进一步包含：将来自集成电路的外部时钟提供到电子组件以支持与电子组件的通信；确定系统时钟与外部时钟之间的集成电路与电子组件可在其中通信的延迟范围；且基于所述延迟范围而用多个预定延迟值中的一者来对外部时钟进行编程。

在本发明的又一方面，一种电子装置包含电子组件和集成电路，其中所述集成电路包括：用于产生系统时钟的装置，其包含用于在集成电路上产生外部时钟的装置，所述外部时钟具有来自系统时钟的可编程延迟；用于将来自集成电路的外部时钟提供到电子组件以支持与电子组件的通信的装置；用于确定系统时钟与外部时钟之间的集成电路与电子组件可在其中通信的延迟范围的装置；和用于基于所述延迟范围而用多个预定延迟值中的一者来对外部时钟进行编程的装置。

在本发明的又一方面，一种计算机可读媒体包含指令程序，所述指令程序可由处理器执行以执行使集成电路与电子组件校准的方法，所述集成电路包括系统时钟和具有来自所述系统时钟的可编程延迟的外部时钟，将所述外部时钟提供到电子组件以支持与电子组件的通信，所述方法包含：确定系统时钟与外部时钟之间的集成电路与电子组件可在其中通信的延迟范围；和基于所述延迟范围，用多个预定延迟值中的一者对外部时钟进行编程。