[发明专利]时钟生成电路和时钟生成方法

说明书

技术领域

本发明涉及时钟生成电路。更具体地说，本发明涉及时钟生成电路及其控制方法，该时钟生成电路通过精确控制参考时钟信号和输出时钟信号之间的相位差来执行用于扩展频谱的频率调制。

背景技术

近年来，能够降低EMI(电磁干扰)噪声的扩展频谱时钟生成器(spread spectrum clock generator，简写为SSCG)已受到了瞩目。SSCG具有PLL电路，并且在将输出时钟信号的频率锁定到参考时钟的同时执行频率调制，从而扩展了输出时钟信号的频谱。由于使用SSCG实现了EMI噪声的有效降低，因此越来越需要使SSCG适用于过去难以使用SSCG的系统。

在图8所示的日本未经实审专利公布No.2005-020083中，公开了一种配备有PLL(锁相环)电路102的传统扩展频谱时钟生成电路。如图8所示，PLL电路102包括：(i)DLL电路108，用于通过延迟振荡时钟信号CLKO100(以下称为“输出时钟信号”)来生成多个具有不同相位的延迟时钟信号；以及(ii)选择器109，用于选择多个延迟时钟信号之一以输出被选择的时钟信号CLKS100。在选择器109中，用于扩展频谱的频率调制是通过切换延迟时钟信号来执行的。被选择器109所调制的时钟信号在反馈分频器电路110中被分频，以生成比较时钟信号CLKC100。

相关技术在日本未经实审专利公布No.2005-4451、H7-202652和H7-235862中公开。

发明内容

在图8所示的传统技术中，选择器109通过在振荡时钟信号CLKO100的一个周期之内选择性地切换多个延迟时钟信号之一，来执行频率调制。在此调制中，如果切换是在延迟时钟信号的上升沿或下降沿附近中信号电平不稳定的区域中完成的，则会生成尖峰噪声。如果切换是在切换之前延迟时钟信号的转换沿的生成定时和切换之后延迟时钟信号的转换沿的生成定时之间的某个定时完成的，则这些转换沿被输出以使得冒险在切换之前和之后被生成。传统技术没有教导任何用于防止这种尖峰噪声和冒险的生成的装置。

在图8所示的传统技术中，随着振荡时钟信号CLKO100的周期变短，稳定切换操作的时间裕量变小。存在以下问题，即传统技术无法为切换操作确保充分的时间裕量，对于振荡时钟信号CLKO100的频率被增大的情形尤其如此，而这种情形是符合目前加快半导体集成电路的操作速度的趋势的。

本发明致力于克服背景技术所给出的前述问题中的至少一个，因此本发明的主要目的是提供能够进行扩展频谱时钟生成以及参考时钟信号和输出时钟信号的精确相位控制的时钟生成电路和时钟生成方法。

在实现上述目的时，根据本发明的第一方面，提供了一种时钟生成电路，其接收参考时钟作为输入并根据调制信号扩展输出时钟的频谱，该时钟生成电路包括：第一分频器电路或第二分频器电路中的至少一个，该第一分频器电路用于对已被输入的参考时钟进行分频以输出分频后的参考时钟，该第二分频器电路用于对已被输入的输出时钟进行分频以输出分频后的输出时钟；第一延迟电路，用于为分频后的参考时钟或分频后的输出时钟生成多个具有不同相位的延迟时钟；选择器电路，用于响应于调制信号，根据与所述时钟相对应的参考时钟或输出时钟的定时，选择性地输出多个延迟时钟之一；以及相位比较器，用于对不与延迟时钟相对应的分频后参考时钟或分频后输出时钟的相位和选择器电路所选择的延迟时钟的相位进行比较，以根据比较结果输出信号。

在根据第一方面的时钟生成电路中，至少完成通过第一分频器电路进行的参考时钟的分频或通过第二分频器电路进行的输出时钟的分频中的任何一个。在分频之后，分频后的参考时钟或分频后的输出时钟被第一延迟

电路延迟，以生成多个具有不同相位的延迟时钟。从而，通过在延迟之前执行分频，参考时钟可与分频后的参考时钟结合使用，或者输出时钟可与分频后的输出时钟结合使用。

现在将说明在第一延迟电路中为分频后的参考时钟生成延迟时钟的情形。参考时钟和分频后的参考时钟就相位而言彼此一致，并且分频后的参考时钟的周期大于参考时钟的周期。因此，基于参考时钟，必定可以指定分频后的参考时钟的周期内的指定时间段。更具体而言，在选择器电路中，基于参考时钟指定分频后的参考时钟信号和延迟时钟信号的信号电平处于稳定状态的时间段，并且在该指定的时间段中根据调制信号执行时钟选择操作。从而，可防止生成尖峰噪声和冒险，以便相位比较器可进行精确相位比较，使得可以高精度地扩展输出时钟信号的频谱。