[发明专利]肖特基势垒二极管及其制造方法

说明书

技术领域

本发明涉及高频电路采用的化合物半导体的肖特基势垒二极管及其制造方法，尤其涉及通过形成平面结构实现动作区域和芯片尺寸小型化的化合物半导体的肖特基势垒二极管的制造方法。

背景技术

由于世界移动电话市场的扩大，数字卫星发送接收机的需要高涨，随之高频设备的需要急速增长。作为其元件为处理高频经常使用使用了砷化镓(GaAs)的场效应晶体管，随之不断开发使所述开关电路自身集成化的单片微波集成电路(MMIC)和本机振荡用FET。

GaAs肖特基势垒二极管也因用于基站等而提高了用量。

图9表示现有肖特基势垒二极管的动作区域部分的剖面图。

在n+型GaAs基板21上层积6μm左右的n+型外延层22(5×10¹⁸cm^-3)，再堆积例如3500的构成动作层的n型外延层23(1.3×10¹⁷cm^-3)。

构成欧姆电极28的第一层金属层是与n+型外延层22形成欧姆结的AuGe/Ni/Au。第二层金属层是Ti/Pt/Au。该第二层金属层的图形有阳极侧和阴极侧两种。阳极侧与n型外延层23形成肖特基结。以下将该具有肖特基结区域31a的阳极侧第二层金属层称为肖特基电极31。肖特基电极31也构成形成阳极接合接点的第三层镀Au层的衬底电极，使双方的图形完全重叠。阴极侧的第二层金属层与欧姆电极接触，并进一步成为形成阴极接合接点的第三层镀Au层的衬底电极，阳极侧同样使双方的图形完全重叠。肖特基电极31由于需要将其图形的端部位置配置在聚酰亚胺层的上面，故在肖特基结区域31a周边，在阴极侧重迭16μm进行图形制作。肖特基结部以外的基板是阴极电位，在阳极电极34和形成阴极电位的GaAs交叉的部分，为绝缘设有聚酰亚胺层30。该交叉部分的面积形成1300μm²左右，由于具有大的寄生电容，需要使其间隔距离为6～7μm左右的厚度，来缓和寄生电容。聚酰亚胺根据其低的介电常数和可很厚地形成的性质用作层间绝缘层。

肖特基结区域31a为了确保10V左右的耐压和良好的肖特基特性，设置在3×10¹⁷cm^-3左右的n型外延层23上。另外，欧姆电极28为了降低取出电阻设在由台面型晶体管蚀刻法使其露出的n+型外延层22的表面上。n+型外延层22的下层为高浓度的GaAs基板21，作为背面电极设有作为欧姆电极28的AuGe/Ni/Au，也可对应自基板背面取出的机种。

图10表示现有化合物半导体肖特基势垒二极管的平面图。

在芯片的大致中央，在n型外延层23上形成肖特基结区域31a。该区域为约10μm的圆形，在露出n型外延层23的肖特基接触孔29依次蒸镀形成第二层金属层Ti/Pt/Au。包围圆形的肖特基结区域31a的外周设有第一层金属层即欧姆电极28。欧姆电极28是依次蒸镀AuGe/Ni/Au而得到，设置在芯片的接近一半的区域。为了取出电极，使第二层金属层与欧姆电极28接触，作为衬底电极。

阳极侧及阴极侧的衬底电极是为作为第三层的镀Au层而设的。在阳极侧设于与肖特基结区域31a部分接合所需最小限度的区域，阴极侧进行图形制作形成包围圆形的肖特基结区域31a的外周的形状。为了降低高频特性的因数即感应成分，需要固定安装多个接合引线，为此，将占芯片的大约一半的区域作为接合区域。

另外，与衬底电极重迭设置都Au层。这里利用针脚型接合固定安装接合引线，取出电极。阳极接合接点部为40×60μm²，阴极接合接点部是240×70μm²。在利用针脚型接合进行的连接中，一次接合可连接两根接合引线，故即使接合面积小，也可减小高频特性的参数即感应成分，可提高高频特性。

图11至图15表示现有肖特基势垒二极管的制造方法。

图11中，利用台面型晶体管蚀刻法使n+型外延层22露出，附着第一层金属层形成欧姆电极28。

也就是说，在n+型GaAs基板21上层积6μm左右的n+型外延层22(5×10¹⁸cm^-3)，再在其上堆积例如3500的n型外延层23(1.3×10¹⁷cm^-3)。然后，用氧化膜25覆盖整个面，进行光刻工艺，在预定的欧姆电极28的抗蚀剂层选择性地开窗。然后，以该抗蚀剂层为掩模蚀刻预定的欧姆电极28部分的氧化膜25，并进行n型外延层23的台面型晶体管蚀刻，使n+型外延层22露出。