[发明专利]在磁阻存储器中加速老化的电路装置和方法有效
申请号: | 01132512.7 | 申请日: | 2001-08-31 |
公开(公告)号: | CN1345068A | 公开(公告)日: | 2002-04-17 |
发明(设计)人: | H·赫尼施米德 | 申请(专利权)人: | 因芬尼昂技术股份公司 |
主分类号: | G11C11/02 | 分类号: | G11C11/02;G11C5/00 |
代理公司: | 中国专利代理(香港)有限公司 | 代理人: | 程天正,张志醒 |
地址: | 联邦德*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 磁阻 存储器 加速 老化 电路 装置 方法 | ||
技术领域
本发明涉及一种在MRAM(MRAM=磁阻存储器)中加速老化的电路装置和方法,所述的MRAM具有一个存储单元区,其中在两种控制线的交叉点处布置有许多具有软磁层和硬磁层的存储单元,而且总可以通过第一控制单元向所述的两种控制线馈入控制信号。
背景技术
众所周知,MRAM单元由一个软磁层、隧道势垒层和硬磁层组成,这些层位于两个交叉的控制线、亦即字线和位线之间,并叠放在该交叉点内。在这些MRAM单元中,通过由流经所述控制线的电流所产生的叠加磁场来在正常工作方式下进行写入。在此,硬磁层保持其磁化方向,而软磁层中的磁化方向则根据所述控制线中流经的电流方向来进行调整,且在必要时进行反转。当在硬磁层和软磁层中为相互平行的磁化方向时,MRAM单元将具有较低的电阻,而当在该两磁层中为反平行方向时,则表现为较高的电阻。该较低和较高的电阻可以被分析为信息单元“0”和“1”,或者与此相反。
目前已经表明,MRAM单元要经历一个老化过程。于是,譬如在10年的时期过后,或者譬如对同一MRAM单元重复访问1012次之后,该MRAM单元将被老化,这可能表现在软磁层的磁化方向或极化再也不会正确地平行或反平行于所述硬磁层的磁化方向或极化。然而,如果在所述软磁层或硬磁层中再也不能给出该平行性和反平行性,那么必然会出现读信号的减弱,因为在平行磁化和反平行磁化这两种状态之间再也不能进行可靠地区别。这将最终可能引起MRAM的故障。
由于存储单元的老化各不相同,所以了解MRAM中的老化过程是很有意义的。但这种老化过程的试验非常费事,原因是必须为老化等待很长的时间,如果考虑需要约10年的时间则是不能接受的,或者需要进行重复的访问,而这在高达1012次的情况下又意味着巨大的时间和设备耗费。
发明内容
因此本发明的任务在于创造一种加速老化的电路装置和方法,它们可以实现低耗费的老化。
根据本发明,对于文章开头所述类型的电路装置,该任务通过如下方式来解决,即还装设一个第二控制单元并联在第一控制单元上,利用该第二控制单元向所属的控制线馈入一个比经所述第一控制单元所馈入的电流要更大的电流。
本发明方法的特征在于,向较靠近于所述软磁层的控制线馈入一个比正常读/写时更高的电流,而且关断较靠近于所述硬磁层的另一控制线。
因此根据本发明,对于构成第一控制单元、并向较靠近于软磁层的控制线提供电流的驱动晶体管,给其再并联地加入一个第二晶体管以作为第二控制单元,且该第二晶体管可以驱动更大的电流来流经所述的控制线,并且它可在测试模式下激活。该更大的电流能促使强硬地切换所述的软磁层,也就是说,即使没有另一控制线内的电流所产生的磁场叠加,也能改变所述软磁层的极化。因此,为了减少功耗,可以断开那些构成较靠近硬磁层的控制线的控制单元的驱动晶体管。在测试模式下利用第二控制单元所产生的更大电流进行强硬切换还可以退化所述的硬磁层,并促使降低读电流,也即老化所述的存储单元。
因此,本发明通过引入测试模式而实现了一种强硬切换,由此可实现存储单元的加速老化。
由于通过该老化可以损坏存储单元,所以本发明尤其适用于由监视单元构成的特殊存储单元区中的这些监视单元。
附图说明
下面借助附图来详细讲述本发明,其中唯一的附图示出了本发明电路装置的一个实施例。
具体实施方式
由软磁层WM、隧道势垒层TB和硬磁层HM组成的存储单元Z位于字线WL与位线BL之间的交叉点处。字线WL的两侧连接在控制单元1和2上。控制单元1由驱动晶体管T1和T2组成,而控制单元2具有驱动晶体管T3和T4。驱动晶体管T1和T2串联在低电平(地电位)和高电平(供电电位)之间,该方式也同样适用于驱动晶体管T3和T4。所述驱动晶体管T1~T4的门极由控制信号A、B、B及A进行控制。
驱动晶体管T1、T3为p沟道MOS晶体管,而驱动晶体管T2、T4为n沟道MOS晶体管。
根据驱动晶体管门极上的信号A、B和A、B而给节点K1、K2施加低和/或高电平。如果譬如晶体管T1和T4被截止,且晶体管T2和T3导通(A、B两者为“高”),则节点K2为高电平,而节点K1为低电平,使得电流从节点K2经字线WL流向节点K1。相反,如果晶体管T2、T3被截止,且晶体管T1、T4导通(A、B两者为“低”),那么节点K1处于高电平,而节点K2为低电平。电流由此从节点K1经字线WL流向节点K2。
位线BL也配备有与控制单元1、2相类似的控制单元。
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