[发明专利]一种层间介电层平坦化的方法

说明书

本发明提供一种动态随机存取存储器(dynamic random access memory，DRAM)的制作方法，特别是一种在嵌入式动态随机存取存储器(embeddedDRAM，E-DRAM)的制作过程中改善层间介电层(inter layer dielectric layer，ILD layer)的平坦化的方法。

动态随机存取存储器(DRAM)是由数目庞大的存储元(memory cell)所聚集而成的。每个存储元皆包含有一个开关晶体管(pass transistor)，通常为一金属氧化物半导体晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)，以及一个储存电容(storage capacitor)。而随着制造集成度的不断提高，现今制作半导体集成电路的趋势是将DRAM存储元阵列(memory cellarray)与高速逻辑电路元件(high-speed logic circuit elements)进行整合，同时制作在一个晶片(chip)上，形成一种同时结合了存储器阵列以及逻辑电路(logiccircuits)的嵌入式动态随机存取存储器(E-DRAM)，以大幅节省面积并加快讯号的处理速度。

然而，传统的制作E-DRAM的制作工艺却会遭遇到层间介电层不易平坦化的问题，也就是在E-DRAM上的逻辑电路区(logic region)，亦称为周边电路区(periphery area)，与存储区之间的存在有一高度落差(step heightdifference)。而该高度落差的产生，会影响到其后续的铜制作工艺(Cutechnology)，因为在铜制作工艺中，很严格地要求该高度落差至少必须小于1000埃。

请参阅图1至图8，图1至图8为传统的于一半导体晶片50上制作一E-DRAM的示意图。如图1所示，半导体晶片50包含有一硅基底(siliconsubstrate)52。硅基底52的表面上已经预先定义出一存储区10以及一逻辑电路区12。存储区10中包含有多个电容器18a、18b以及栅极结构14，而逻辑电路区12中则包含有多个栅极结构15。在存储区10中，电容器18a、18b是形成于一利用常压化学气相沉积法(atmospheric pressure CVD)所沉积的近似平坦的氧化硅层22上，而栅极结构14则是形成于硅基底52表面，其上覆盖有一磷硅玻璃(phosphosilicate glass，PSG)层20。借由穿透氧化硅层22以及磷硅玻璃层20中的电极接触(node contact)16，电容器18a可与硅基底52表面的漏极或源极(未显示于图中)形成电连接。

传统的制作E-DRAM的方法是先于半导体晶片50的表面上形成一层硼磷硅玻璃(borophosphosilicate glass)层24，同时覆盖住存储区10以及逻辑电路区12，以用来作为缓冲层(buffer layer)。由于电容器18a、18b的高度约为7000至9000埃(angstroms，A)，因此在半导体晶片50表面沉积硼磷硅玻璃层24之后，将会造成半导体晶片50表面的存储区10与逻辑电路区12之间产生一约为6000至9000埃的高度落差。

接着如图2所示，进行一非等向性干蚀刻制作工艺，向下蚀刻硼磷硅玻璃层24直至氧化硅层22的表面，并于存储区10的边缘形成一侧壁子26。然后于半导体晶片50表面沉积一厚度约3000至7000埃的磷硅玻璃层32，并利用一热流(thermal re-flow)制作工艺，以初步减少存储区10与逻辑电路区12间的高度落差。其中侧壁子26的功用在于缓冲半导体晶片50表面的热应力(thermal stress)。

如图3所示，随后于半导体晶片50表面上形成一光阻层42，并利用一黄光制作工艺将存储区10上方的光阻层42加以去除。随后于半导体晶片50表面进行一回蚀刻制作工艺，以对未被光阻层42覆盖的硼磷硅玻璃层32，向下蚀刻到一预定深度，使得位于存储区10上方硼磷硅玻璃层32的厚度，约剩下1000埃左右。然后如图4所示，进行一去光阻以及清洗干燥制作工艺，以便完全去除光阻层42。

如图5所示，接下来进行一化学机械研磨(chemical mechanical polishing，CMP)制作工艺，以平坦化硼磷硅玻璃层32的表面。随后如图6所示，于半导体晶片50表面沉积一厚度约为1000埃的磷硅玻璃层44，以使半导体晶片50表面具有一较平坦的表面。