[发明专利]包含防闭锁电感器的集成电路及其制造方法

说明书

发明领域

本发明部分地涉及到高频应用的集成电路，它包含衬底、有源元件、和电感器，部分地涉及到制造这种集成电路的方法。

背景技术

集成电路的电感器，例如线圈，可以与集成电路分开或一起被制造在衬底上。在后一种情况下，通常借助于在用来连接集成电路中所含各个元件的一些上部金属层中进行线圈图形化而制造电感器。

这些线圈的质量因子受到所述衬底中感应的涡流引起的衬底损耗的严重限制。

局部清除电感器下方的衬底，可以降低涡流，然而，这意味着工艺技术很复杂，见WO 9417558和US 5773870。

在前一个出版物中，描述了电感器周围的窗口的腐蚀，然后腐蚀掉电感器下方的衬底。此方法的缺点除了工艺的技术复杂性，亦即难以控制腐蚀之外，还意味着成品率低，且窗口占据衬底的很大部分。

美国专利描述了一种具有薄膜型电感器(在电感器下方具有借助于从衬底背面进行腐蚀而得到的空腔)的集成电路。在这种情况下，电感器也占据比较大的空间，同时由于薄膜的厚度只有几个微米，电路非常容易受到损伤。

另一种解决办法包含在借助于对淀积在高电阻率的硅衬底顶部上的部分SOI(绝缘体上硅)层进行氧化而形成的绝缘氧化物层上提供电感器，其中的半导体元件被排列在其余的SOI层中，见例如日本专利公开JP09270515。这种结构的缺点是，除了淀积SOI层昂贵而复杂之外，还常常得到质量比较低的元件。此外，绝缘层阻碍了往返衬底的所有有效热传输。

尽量减小衬底损耗的进一步可能性是简单地提高下方衬底的电阻率，见美国专利US5559349。但这一解决办法特别是在高密度封装电路中引起所谓的闭锁问题，这意味着寄生闸流管被开启并将电路锁闭于不希望的状态中。

对于高质量的紧密封装集成电路，目前还没有已知的技术来获得具有足够高的质量因子，亦即低损耗的集成在半导体衬底上的电感器。

发明内容

本发明的目的是提供一种集成电路，它包含衬底、有源元件、和电感器，比之已知技术，此电路表现改进了的性能。

在这个意义上，本发明的确切目的是提供所述的半导体器件，其有源元件表现低的衬底损耗，且其电路器件具有非常低的或没有通过所谓闭锁而被锁闭的倾向。

本发明的另一目的是提供一种坚固的、便宜的、且可靠的上述类型的集成电路。

本发明的再一目的是提供至少一种制造所述集成电路的方法。

在这方面，本发明的确切目的是提供一种简单而便宜的可与诸如VLSI(甚大规模集成)生产的常规大量生产兼容的集成电路制造方法。

在下面的说明书中，本发明的其它的目的将变得明显。

根据本发明的第一情况，利用高频应用的集成电路达到了这些目的，此集成电路包含高电阻率的半导体衬底、所述衬底中的有源元件、以及所述衬底上方的电感器，有源元件和电感器被排列成基本上沿横向分隔开，且低电阻率层被排列在有源元件下方并沿横向分隔于电感器。

高电阻率的衬底最好是高电阻率的，以便得到表现低衬底损耗的电感器，而低电阻率层最好是电阻率足够低的，以便电路器件避免闭锁。

集成电路的电感器可以被设计成某些金属层中，最好是上部金属层中，特别是用来在所述集成电路中进行电连接的层中的线圈。

根据本发明的第二情况，提供了一种用于高频应用的优选集成电路，它包含由高电阻率半导体材料组成的衬底、其上由所述半导体材料组成的层、所述层中的有源元件、以及所述层上方的电感器，有源元件和电感器被排列成主要沿横向分隔开，并在所述有源元件下方提供有低电阻率层，并沿横向分隔于电感器。

根据本发明的第三情况，提供了一种制造高频应用的优选集成电路的方法，它包含下列步骤：

-提供由高电阻率半导体材料组成的衬底，

-在所述衬底中制作有源元件，

-在所述衬底上方沿横向方向制作主要分隔于所述有源元件的电感器，

-在所述有源元件下方，沿横向方向分隔于电感器，制作低电阻率层。

根据本发明的第四情况，提供了一种制造高频应用的优选集成电路的方法，它包含下列步骤：

-提供由高电阻率半导体材料组成的衬底，

-在其上制作由相同的半导体材料组成的层，

-在所述层中制作有源元件，

-在所述层上方沿横向方向制作主要分隔于所述有源元件的电感器，

-在所述有源元件下方，沿横向方向分隔于电感器，制作低电阻率层。

本发明的优点是获得了一种紧凑的半导体器件，它包含低损耗的亦即具有高质量因子，所谓Q因子的电感器。