[发明专利]磁－电阻性存储器阵列的自测试

说明书

本发明涉及存储器电路的测试，特别涉及磁-电阻性存储器(MRAM)阵列的机内自测度电路。

在生产大而复杂的集成电路中一个重要的考虑是该电路的可测试性。由于制造时缺陷和不准确性能影响集成电路的性能，所以重要的是在将其分配使用之前能测试制造的电路，使得故障IC被废弃或者在某些情况下进行校准。通常这样的测试由外电路执行，但是如果测试电路包括在IC之内则可提高测试的效率。这被称作机内自测试电路。

以下参照文件描述在大规模集成电路中用于机内自测试的某些技术。1．M.Abramovici,et al；Digital Systems Testing and Testable Design；   Chapter 9: "Design for testability"；Rockville,MD；Computer Science   Press；19902．E.B.Eichelberger & T.W.Williams；"A Logic Design Structure for   LSI Testability"；Journal of Design Automation and Fault Tolerant   Computing；Vol.2, pp 165-178；May 19783．5.Dasqupta,et al；"A variation of LSSD and its Implementation in   Design and Test Pattern Generation in VLSI"；Proc. IEEE ITC；1982；   pp 63-66

存储器电路的机内自测试可以是特别有益的，这是因为可以要求大量的测试矢量来测试一个大的存储器阵列，其可以包括对外电路的基本测试时间。一种用于例如DRAM和SRAM存储阵列的测试程序被称为模式测试，在此一个数据的预定模式(例如棋盘模式)被写入到该阵列中，之后读出该阵列，以确定检索的数据是否与在先写入的模式匹配。

开发的一种新形式的存储器阵列称磁随机存取存储器(MRAM)，其具有按阵列方式制造的具有许多千兆位的储存容量的潜能。由于MRAM元件和阵列的结构，其阵列大小和数据I/O结构，已为SRAM和DRAM开发的机内自测试电路对于MRAM目的而言是不适用的或不充分的。

按本发明原理，提供了一个用于磁-电阻性存储器阵列集成电路的机内自测试系统，包括第一电阻技术规格测试电路，连接到该存储器阵列的位线，用于测试该存储器阵列中每个存储器单元的电阻，以确定其电阻是否处在预定的上下限度内。

最好电阻技术规格测试电路将由每个相应的存储器单元产生的信号与第一和第二预定的定时信号相比较，该预定的定时信号表示预定的存储器单元电阻技术规格的上下限。

在本发明的优选方式中，电阻技术规格测试电路包括在该集成电路的读出放大器电路中。该电阻技术规格测试电路可以包括电荷汇集电路，被配置来在测试时通过一个存储器单元按读出电流汇集电荷。可以连接一个阈值电路，以从该汇集元件提供一个二进制位的输出，和可以连接一个转换电路，以便按照第一和第二预定定时信号提供该二进制位输出到该读出放大器的一个扫描寄存器。然后该扫描寄存器的内容被用来指示该存储单元是否通过或不通过该电阻技术规格测试。

可以连接第二测试电路到存储器阵列中存储器单元的行并配置其来检测相应阵列行中短路存储器单元和开路行寻址线。最好第二测试电路包括一个布线-或电路，同存储器阵列行连接的提供输入和耦合到一个行误差标记寄存器以提供输出，如果检测了存储器阵列中任何短路单元或开路行寻址线，则该行误差标记寄存器进行记录。

第三测试电路可连接到存储器阵列的扫描寄存器和配置来将一预定数据模式写入存储器阵列，从存储器阵列读出数据，并将读出数据同写入的数据相比较。

在本发明的优选方式中，第三测试电路通过布线-或电路与第一测试电路连接，以便将其输出组合到误差标记列寄存器。误差标记列寄存器可以用来记录由存储器阵列中每一行的第一和第三测试电路检测的大量的误差，以确定对于每个相应行的误差数是否大于一个预定的可允许数。