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[发明专利]一种基于DSP与FPGA的程序存储与引导系统及方法-CN201910177994.7有效
发明人：郭旭;齐心达;李闻先;马泽龙 -专利权人：中国科学院长春光学精密机械与物理研究所
申请日： 2019-03-08 - 公布日： 2021-07-16 - 主分类号： G06F9/4401 文献下载
摘要：本发明公开了一种基于DSP与FPGA的程序存储与引导系统及方法，该系统包括有交互通信的DSP处理单元和FPGA处理单元，以及：存储单元，用于存储DSP引导程序、DSP应用程序和FPGA码流数据；刷新控制电路，连接于所述存储单元与所述FPGA处理单元之间，所述刷新控制电路用于执行所述FPGA处理单元的控制指令，从所述存储单元读取所述DSP引导程序、DSP应用程序和FPGA码流数据并传输至所述FPGA处理单元，以供所述DSP处理单元从所述FPGA处理单元获取所述DSP引导程序和DSP应用程序。本发明在不增加外设存储芯片的条件下，实现DSP应用程序的高可靠性引导与存储，节省芯片的使用，减小电路体积。
一种基于 dsp fpga 程序存储引导系统方法

[发明专利]一种基于DSP和FPGA架构的低功耗处理方法-CN202010418062.X有效
发明人：曾昱翔;昌畅;孙淼;何敏;张涛;郭智华;汪国尧 -专利权人：四川九洲电器集团有限责任公司
申请日： 2020-05-18 - 公布日： 2022-03-08 - 主分类号： G05B19/042 文献下载
摘要：本发明公开了一种基于DSP和FPGA架构的低功耗处理方法，包括以下步骤：系统上电后，DSP和FPGA完成初始化，分别进入正常工作模式；DSP判断是否接收到外部数据；当DSP没有接收到外部数据时，DSP关断FPGA的输入时钟，然后DSP进入低功耗工作模式；当DSP接收到外部数据时，中断低功耗工作模式，跳转至正常工作模式，接收外部数据；DSP判断外部数据是否需要FPGA配合处理；当DSP判断不需要FPGA配合处理时，保持关断FPGA的输入时钟，并处理外部数据，在外部数据处理完成后，继续进行DSP判断是否接收到外部数据的步骤。
一种基于 dsp fpga 架构功耗处理方法

[发明专利]国产DSP的SRIO入网异常恢复方法、设备及介质-CN202211012040.9有效
发明人：张伟达;邵龙;费霞;赵衡;韩永青 -专利权人：中国电子科技集团公司第十研究所
申请日： 2022-08-23 - 公布日： 2023-08-18 - 主分类号： H04L41/0659 文献下载
摘要：本发明公开了一种国产DSP的SRIO入网异常恢复方法、设备及介质，属于国产芯片应用领域，包括：S1，DSP芯片启动；S2，DSP芯片打开并完成SRIO端口初始化，设定超时等待时间后，等待网管节点发现并给当前DSP芯片分配SrioID；S3，DSP芯片成功分配节点并接入SRIO网络，建立链路完成通信；S4，DSP芯片在超时时间内未能分配到SrioID，入网失败；S5，DSP芯片通知MSU芯片；S6，MSU芯片复位网络交换芯片端口，并在完成复位后通知DSP芯片，DSP关闭SRIO时钟，重新进行Srio端口的初始化和入网动作。本发明解决了国产DSP芯片在国产交换芯组成的RapIDIO网络中存在的入网异常问题，具有简单高效、稳定可靠的优点。
国产 dsp srio 入网异常恢复方法设备介质

[实用新型]一种低成本一拖三伺服驱动电路-CN201822270808.8有效
发明人：王刚志;陈凯强 -专利权人：杭州之山智控技术有限公司
申请日： 2018-12-31 - 公布日： 2019-11-26 - 主分类号： G05B19/042 文献下载
摘要：本实用新型提供了一种低成本一拖三伺服驱动电路，包括第一DSP芯片、第二DSP芯片和第三DSP芯片，还包括CPLD器件和一个CAN芯片，所述第一DSP芯片、第二DSP芯片和第三DSP芯片的信号接收端分别连接于所述CPLD器件的三个通信端口，所述第一DSP芯片、第二DSP芯片和第三DSP芯片的信号发送端均连接于所述CAN芯片的CAN信号接收端，所述CAN芯片的CAN信号发送端连接于所述CPLD器件的一个通信端口。本实用新型将三个DSP芯片均连接于CPLD，只需要使用一个CAN芯片，节省了2个CAN芯片和4个CAN信号外部接口引脚，简化电路结构，降低电路成本。
本实用新型通信端口简化电路结构伺服驱动电路信号发送端信号接收端电路成本外部接口低成本发送端接收端引脚

[发明专利]使指令集结构同时执行原始和阴影数字信号处理子指令的方法和设备-CN01818138.4无效
发明人： K·加纳帕蒂;R·卡纳帕蒂皮莱 -专利权人：英特尔公司
申请日： 2001-08-16 - 公布日： 2004-01-28 - 主分类号： G06F9/30 文献下载
摘要：单一DSP指令包括一对子指令：原始DSP子指令和阴影DSP子指令。两个子指令是在一个周期中执行两个运算的二元DSP指令。DSP运算包括乘法指令(MULT)、加法指令(ADD)、最小化/最大化指令(MIN/MAX)以及否定运算(NOP)。每个信号处理单元包括基于当前数据来执行原始子指令的原始阶段以及基于在信号处理单元的寄存器里存储的延迟的数据来同时执行阴影DSP子指令的阴影阶段。控制逻辑被用于控制阴影选择器来选择延迟的数据。系统通过用单一DSP指令同时执行基于当前数据的原始DSP子指令以及基于延迟的数据的阴影DSP子指令，因此在每个单一指令执行四个运算，来执行DSP指令。
指令集结同时执行原始阴影数字信号处理方法设备

[发明专利]DSP硬件抽象层和DSP处理器-CN201811182025.2有效
发明人：吴宇;谢文武;施峻武;王德刚;向良军;朱鹏 -专利权人：湖南理工学院;湖南基石通信技术有限公司
申请日： 2018-10-11 - 公布日： 2020-11-13 - 主分类号： G06F13/10 文献下载
摘要：本申请涉及一种DSP硬件抽象层和DSP处理器。该DSP硬件抽象层包括：总线接口适配模块、报文接收解析模块以及组件接口适配模块，通过总线接口适配模块将DSP硬件抽象层与底层的总线驱动完全隔离，通过组件接口适配模块将DSP硬件抽象层与上层的波形组件完全隔离，从而保证DSP硬件抽象层代码具有平台无关特性，使得DSP硬件抽象层能够非常方便地应用于不同硬件平台上，具有较高的通用性和可扩展性，有效提高了DSP硬件抽象层的可移植性。
dsp 硬件抽象处理器

[发明专利]一种信息精准投放的方法-CN201710628741.8有效
发明人：俞锋锋;叶新江;刘宇;方毅 -专利权人：浙江每日互动网络科技股份有限公司
申请日： 2017-07-28 - 公布日： 2019-08-20 - 主分类号： H04L29/06 文献下载
摘要：本发明提供了一种信息精准投放的方法，包括：DMP预先为DSP分配授权码；所述DSP使用所述授权码接入所述DMP；所述DMP检验所述DSP的准入请求；所述DSP向所述DMP提出创建信息发布任务要求；所述DMP根据所述DSP的要求创建信息发布任务；DMP接收所述DSP发来的查询请求；DMP匹配所述DSP创建的每个任务对应的可能投放的设备列表；所述DMP向所述DSP返回匹配成功的任务名称列表。
一种信息精准投放方法

[发明专利]一种双裕度DSP防复位锁死电路-CN202011192641.3有效
发明人：葛帅;李阳阳;郝琪伟 -专利权人：天津航空机电有限公司
申请日： 2020-10-30 - 公布日： 2022-11-01 - 主分类号： G06F1/24 文献下载
摘要：本发明涉及一种双裕度DSP防锁死电路，包括：主DSP电路、备DSP电路、JTAG口电路、晶振电路、看门狗电路、CPLD电路。当JTAG口连接烧写器时，无论备CPU复位信号RES与看门狗复位信号RESET，都不会使主DSP复位，防止DSP烧写时锁死。当JTAG口未连接烧写器时，RES与RESET任意一个信号都可使RST信号为低电平，复位主DSP。本发明的电路避免了双裕度DSP电路，人为操作失误导致DSP锁死，简单可靠。
一种双裕度 dsp 复位电路

[实用新型]一种基于485总线的多DSP的程序升级和下载电路-CN201521072960.5有效
发明人：周泽雷;刘波;汤小平 -专利权人：清能德创电气技术（北京）有限公司
申请日： 2015-12-22 - 公布日： 2016-05-18 - 主分类号： G06F9/445 文献下载
摘要：本实用新型提供了一种基于485总线的多DSP的程序升级和下载电路。该电路包括：485下载接口电路、译码选择DSP电路和DSP下载保护电路。458下载接口电路连接外部485下载线，译码选择DSP电路通过外部485下载线的拨码选择给哪个DSP进行升级或下载，DSP下载保护电路在DSP正常运行时不会被外部485下载线影响。本实用新型可通过一条485下载线实现给多个DSP进行升级和下载的目的。
一种基于 485 总线 dsp 程序升级下载电路

[发明专利]一种基于VPX总线的数据处理系统-CN202010055762.7在审
发明人：徐元;刘嘉祥;周晨君;陈子恒 -专利权人：湖北三江航天红峰控制有限公司
申请日： 2020-01-17 - 公布日： 2020-06-12 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种基于VPX总线的数据处理系统，包括：数据处理模块和VPX总线；数据处理模块通过VPX总线与外部系统进行数据交换；数据处理模块包括主DSP和从DSP，主DSP与从DSP通过PCIe接口相连；主DSP接收经VPX总线传输的外部任务，将部分外部任务通过PCIe接口分配给从DSP，从DSP将处理好的数据传回主DSP，并发送中断通知主DSP。
一种基于 vpx 总线数据处理系统

[发明专利]一种视音频编解码方法和装置-CN200810105992.9有效
发明人：余晓建;张刚;张迪 -专利权人：北京数码视讯科技股份有限公司
申请日： 2008-05-07 - 公布日： 2008-09-24 - 主分类号： H04N7/52 文献下载
摘要：本发明公开了一种视音频编解码方法和装置，采用双DSP主从架构，主DSP向从DSP发出编码指令，从DSP采集图像数据进行编码，生成视频码流后存储在数据缓存区，并向主DSP发出数据接收指令；主DSP轮询从DSP的命令，根据数据接收指令读取视频码流，打包后通过网口输出；主DSP采集声音数据进行编码，生成音频码流，打包后通过网口输出；主DSP接收从网口输入的视频码流和音频码流，解码后进行同步处理，输出图像和声音。
一种音频解码方法装置

[发明专利]增量式编码器A、B相信号线断线检测系统及方法-CN201911000137.6在审
发明人：琚龙;赵贺;刘杰;张立伟 -专利权人：天津中科华盈科技有限公司
申请日： 2019-10-21 - 公布日： 2019-12-31 - 主分类号： G01R31/02 文献下载
摘要：本发明提供了增量式编码器A、B相信号线断线检测系统，包括多路总线收发器和微控制器，增量式编码器的A、B相输出信号HALL‑A、HALL‑B经过多路总线收发器后产生4路信号，分别为Hall‑A‑DSP、Hall‑B‑DSP、Hall‑D‑DSP、Hall‑E‑DSP，其中两路信号Hall‑A‑DSP、Hall‑D‑DSP与输入信号HALL‑A相同，另两路信号Hall‑B‑DSP、Hall‑E‑DSP与输入信号HALL‑B相同；信号Hall‑D‑DSP接入微控制器的GPIO模块实现测速，信号Hall‑E‑DSP信号接入微控制器的ECAP模块实现测速，信号Hall‑A‑DSP、Hall‑B‑DSP分别接入微控制器的EQEP
微控制器测速增量式编码器总线收发器故障检测两路信号多路断线检测系统外部硬件电路硬件电路设计电路设计控制芯片模块实现输出信号外设资源编码器复杂度断线减小优化

[发明专利]基于FPGA和DSP的大斜视雷达成像装置和成像方法-CN201510305600.3有效
发明人：李亚超;冉聃;全英汇;邢孟道;许斌 -专利权人：西安电子科技大学
申请日： 2015-06-03 - 公布日： 2017-06-20 - 主分类号： G01S13/90 文献下载
摘要：本发明公开了一种基于FPGA和DSP的大斜视高分辨率雷达成像方法，其思路是将得到的第一幅图数据、第二幅图数据、第三幅图数据和第四幅图数据进行乒乓传送，第一DSP1接收第一幅图数据后发送至第二DSP处理后回发至第一DSP，第一DSP再将处理过的第一幅图数据发送至FPGA，第四DSP收到第二幅图数据后发送至第三DSP处理后回发至第四DSP，第四DSP再将处理过的第二幅图数据发送至FPGA；第一DSP收到第三幅图数据处理后发送至FPGA，第四DSP收到第四幅图数据处理后发送至FPGA，FPGA再将处理过的各幅图数据发送至第五DSP5后再发送至PC显示器上，PC显示器依次显示处理过的各幅图数据。
基于 fpga dsp 斜视雷达成像装置方法

[发明专利]双DSP冗余惯性平台控制器-CN201410166141.0有效
发明人：薛红琳;吴钊君;李达;王强;罗晶 -专利权人：哈尔滨工业大学
申请日： 2014-04-23 - 公布日： 2014-07-02 - 主分类号： G05B9/03 文献下载
摘要：双DSP冗余惯性平台控制器，属于平台稳定回路控制、随动环随动控制和随动环锁定控制领域。为了解决目前惯性导航系统的处理器产生故障由于缺少备用控制器导致无法运行的问题。它包括AD转换电路、IO电路、总线模块、功率输出模块、切换模块、判决模块、第一DSP处理器和第二DSP处理器；AD转换电路同时与两个DSP处理器通信，IO电路通过光耦同时与两DSP处理器通信，第二DSP处理器通过McBSP监测第一DSP处理器的工作状态，判决模块用于判断自身状态和第一DSP处理器的工作状态，切换模块根据判决模块的信号对第一DSP处理器和第二DSP处理器进行切换，功率输出模块根据切换信号输出PWM信号，总线模块用于接收功率输出模块、第一DSP处理器和第二DSP处理器的数据。
dsp 冗余惯性平台控制器

[实用新型]F28335DSP与W5100以太网模块通讯系统-CN201520947100.5有效
发明人：赵晓文;时献江;孙在松;曹艺;李凯;王振猛 -专利权人：哈尔滨理工大学
申请日： 2015-11-25 - 公布日： 2016-04-20 - 主分类号： H04B1/40 文献下载
摘要：本实用新型公开了F28335DSP与W5100以太网模块通讯系统，它涉及DSP通讯技术领域，W5100以太网模块的地址总线ADDR14～ADDR0分别与DSP的地址总线XA14～XA0连接，数据总线DATA7～DATA0分别与DSP的数据总线XD5～XD0连接，片选信号线与DSP的TCPIPCS连接，中断输出信号线与DSP的EXINT1连接，写使能信号线与DSP的连接，SPI时钟信号线SPICLK与DSP的SPICLKA连接，SPI主输出/从输入信号线MOSI与DSP的SPISOMIA连接，SPI主输入/从输出信号线MISO与DSP的SPISOMIA连接，SPI从模式选择信号线与DSP的SPISTEA连接；本实用新型能实现F28335DSP与W5100以太网模块的通信，通讯稳定可靠，使用方便，操作简便。
f28335dsp w5100 以太网模块通讯系统