“锁存数据”专利关键词查询_检索下载_查询列表_检索列表_行业专利分布_钻瓜专利网

钻瓜专利网为您找到相关结果3160114个，建议您升级VIP下载更多相关专利

[发明专利]用于高运算速度的累加器-CN202210836192.4在审
发明人：李性柱 -专利权人：爱思开海力士有限公司
申请日： 2022-07-15 - 公布日： 2023-06-06 - 主分类号： G06F7/501 文献下载
摘要：一种累加器包括：输入锁存电路，第一输入锁存器，其能够锁存和输出输入数据；第二输入锁存器，其能够锁存和输出奇数锁存数据；以及第三输入锁存器，其能够锁存和输出偶数锁存数据。累加器还包括累加电路，其被配置为将输入数据和从输入锁存电路输出的奇数锁存数据相加以输出奇数累加数据，并且被配置为将输入数据和偶数锁存数据相加以输出偶数累加数据。累加器还包括输出锁存电路，输出锁存电路包括能够锁存从累加电路输出的奇数累加数据并输出奇数锁存数据的第一输出锁存器，并且输出锁存电路包括能够锁存从累加电路输出的偶数累加数据并输出偶数锁存数据的第二输出锁存器
用于运算速度累加器

[发明专利]用于存储器应用的锁存电路-CN201910310926.3在审
发明人：安迪·旺坤·陈;特瑞沙·路易斯·麦克劳林;富兰克·大卫·弗里德里克;理查德·斯洛博德尼克;庄耀功 -专利权人： ARM有限公司
申请日： 2019-04-17 - 公布日： 2019-10-29 - 主分类号： G11C7/10 文献下载
摘要：本文描述的各种实施方式涉及具有第一锁存电路的集成电路，所述第一锁存电路具有锁存多个输入数据信号的多个第一锁存器。集成电路可以包括第二锁存电路，第二锁存电路具有单个第二锁存器，单个第二锁存器接收来自多个第一锁存器的锁存的多个输入数据信号，并且基于锁存的多个输入数据信号输出单个锁存数据信号。集成电路可以包括耦合在第一锁存电路和第二锁存电路之间的中间逻辑电路。中间逻辑电路可以从第一锁存电路接收多个输入数据信号并且将其组合成单个数据信号，所述单个数据信号被提供给第二锁存电路的单个第二锁存器，以作为单个锁存数据信号输出。
锁存电路锁存器锁存集成电路锁存数据信号数据信号存储器应用信号输出耦合合成输出

[发明专利]地址锁存器、显示装置及地址锁存方法-CN201911134346.X在审
发明人：兰荣华;张俊瑞;朱学辉;王志东;周丽佳 -专利权人：京东方科技集团股份有限公司
申请日： 2019-11-19 - 公布日： 2021-06-04 - 主分类号： G09G3/20 文献下载
摘要：一种地址锁存器、显示装置和地址锁存方法。该地址锁存器包括写入控制电路、写入锁存电路、锁存控制电路、中间锁存电路和输出锁存电路。写入控制电路被配置为产生N个写入控制信号，N为大于等于2的正整数；写入锁存电路被配置为响应于N个写入控制信号，对接收的地址数据进行锁存，地址数据包括N个数据位，N个数据位分为M‑1个数据位组；锁存控制电路被配置为依次产生M个锁存控制信号，M为大于等于3的正整数；中间锁存电路被配置为响应于第1至M‑1个锁存控制信号，分时对写入锁存电路锁存的地址数据的第1至M‑1个数据位组进行锁存；输出锁存电路被配置为响应于第M个锁存控制信号，将中间锁存电路锁存的地址数据从地址锁存器输出。
地址锁存器显示装置方法

[发明专利]一种可连续写入的铁电存储器及其写入方法-CN202110599488.4在审
发明人：徐勤媛;唐原 -专利权人：无锡拍字节科技有限公司
申请日： 2021-05-31 - 公布日： 2021-08-10 - 主分类号： G11C7/10 文献下载
摘要：本发明公开一种铁电存储器，包括第一数据锁存器、第二数据锁存器以及锁存器选择单元。其中，第一数据锁存器以及第二数据锁存器用于接收待写入的数据，锁存器选择单元则根据计数单元的输出，交替使能第一数据锁存器以及第二数据锁存器，以锁存接收的数据，并在状态机地址增加完成后，将锁存的数据写入指定地址其中，计数单元、锁存器选择单元以及数据接收均通过D触发器实现。
一种连续写入存储器及其方法

[发明专利]半导体器件-CN201811445560.2有效
发明人：金洪谦;罗大虎;尹炳国;韩愍植 -专利权人：爱思开海力士有限公司
申请日： 2018-11-29 - 公布日： 2023-03-07 - 主分类号： G11C7/10 文献下载
摘要：所述半导体器件包括：锁存控制电路，其被配置为生成响应于潜伏信号而被使能的锁存输入信号，并被配置为生成响应于顺序控制信号而被使能的锁存输出信号。所述半导体器件还包括：管道锁存电路，其被配置为响应于管道输入信号来锁存输入数据，并被配置为响应于管道输出信号来输出锁存的输入数据以作为锁存数据。所述半导体器件另外包括：数据输出电路，其被配置为响应于所述锁存输入信号来锁存所述锁存数据，并被配置为响应于所述锁存输出信号来输出锁存的锁存数据以作为输出数据，其中通过响应于所述锁存输出信号对所述锁存数据执行对准操作来输出所述输出数据
半导体器件

[发明专利]保持触发器-CN201010528756.5有效
发明人：汲世安;沈学聪;李芷岩;李云汉 -专利权人：台湾积体电路制造股份有限公司
申请日： 2010-11-01 - 公布日： 2011-10-12 - 主分类号： H03K3/012 文献下载
摘要：主从保持触发器包括：主锁存器，用于锁存输入数据信号并基于输入时钟信号输出锁存的主锁存器数据信号；从锁存器，与主锁存器的输出端相连，并用于基于输入时钟信号输出锁存的从锁存器数据信号；以及保持锁存器，嵌入主锁存器和从锁存器之一中，用于基于断电控制信号在断电模式下保存数据。
保持触发器

[发明专利]一种锁存电路-CN201810524631.1在审
发明人：易海平;余俊 -专利权人：深圳指芯智能科技有限公司
申请日： 2018-05-28 - 公布日： 2019-12-06 - 主分类号： H03K3/0233 文献下载
摘要：本申请适用于锁存电路技术领域，提供了一种锁存电路，包括：选通控制模块、数据锁存模块、滤波模块；所述选通控制模块的输出端连接所述数据锁存模块的输入端；所述数据锁存模块的输出端连接所述滤波模块的待滤波数据输入端通过选通控制模块接收输入数据，当选通控制模块为关断状态时，锁存电路为锁存模式，选通控制模块停止将输入数据锁存模块，数据锁存模块将已接收到的输入数据进行锁存，使得在锁存电路处于锁存模式时，输入数据能够被有效隔离；通过在数据锁存模块后接入滤波模块，对输入数据进行滤波处理，可以有效滤除输入数据中的高脉冲毛刺。
数据锁存模块选通控制锁存电路滤波模块锁存输出端连接输入端毛刺关断状态控制模块滤波处理滤波数据模块接收锁存模块有效隔离高脉冲输出端滤除申请

[实用新型]一种锁存电路-CN201820809348.9有效
发明人：易海平;余俊 -专利权人：深圳指芯智能科技有限公司
申请日： 2018-05-28 - 公布日： 2018-12-28 - 主分类号： H03K3/0233 文献下载
摘要：本申请适用于锁存电路技术领域，提供了一种锁存电路，包括：选通控制模块、数据锁存模块、滤波模块；所述选通控制模块的输出端连接所述数据锁存模块的输入端；所述数据锁存模块的输出端连接所述滤波模块的待滤波数据输入端通过选通控制模块接收输入数据，当选通控制模块为关断状态时，锁存电路为锁存模式，选通控制模块停止将输入数据锁存模块，数据锁存模块将已接收到的输入数据进行锁存，使得在锁存电路处于锁存模式时，输入数据能够被有效隔离；通过在数据锁存模块后接入滤波模块，对输入数据进行滤波处理，可以有效滤除输入数据中的高脉冲毛刺。
数据锁存模块锁存电路选通控制滤波模块锁存输出端连接输入端毛刺关断状态控制模块滤波处理滤波数据模块接收锁存模块有效隔离高脉冲输出端滤除申请

[发明专利]用于执行连续数据输出操作的管道锁存器电路-CN202111391580.8在审
发明人：金光淳 -专利权人：爱思开海力士有限公司
申请日： 2021-11-23 - 公布日： 2022-11-11 - 主分类号： G11C7/10 文献下载
摘要：提供一种用于执行连续数据输出操作的管道锁存器电路。管道锁存器电路包括：数据锁存器电路，该数据锁存器电路被配置成基于输入控制信号来锁存输入数据并且基于输出控制信号来将被锁存的输入数据作为锁存数据输出；感测放大电路，该感测放大电路被配置成基于和输出控制信号来感测并放大锁存数据；以及数据驱动电路，该数据驱动电路被配置成基于和输出控制信号来从锁存数据驱动输出数据。
用于执行连续数据输出操作管道锁存器电路

[发明专利]一种具有反馈实时自动纠错能力的数据锁存装置-CN201610701205.1有效
发明人：刘伟伟;于敏芳;汪路元;程博文;赵和平 -专利权人：北京空间飞行器总体设计部
申请日： 2016-08-22 - 公布日： 2019-02-12 - 主分类号： H03K19/003 文献下载
摘要：本发明提供一种具有反馈实时自动纠错能力的数据锁存装置，解决了现有数据锁存电路在长时间进行数据锁存时锁存的数据发生翻转以及错误的问题。该装置包括数据选择单元、3个自刷新纠错单元、3个数据锁存单元、三取二输出电路以及状态对比电路。数据选择单元同时接收控制信号、数据信号、状态反馈信号以及锁存数据信号，并输出刷新使能信号以及刷新数据信号；自刷新纠错单元分别对应数据锁存单元，对刷新使能信号与刷新数据信号进行逻辑运算后输出锁存控制信号；数据锁存单元根据输入的锁存控制信号，对数据信号进行锁存并输出；三取二输出电路将数据锁存单元中锁存的数据进行三取二操作后，输出锁存数据信号；状态对比电路输出状态反馈信号。
一种具有反馈实时自动纠错能力数据装置

[发明专利]一种高读取稳定性的抗软错误存储单元-CN202211440545.5在审
发明人：刘中阳;肖军 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2022-11-17 - 公布日： 2023-06-06 - 主分类号： G11C29/52 文献下载
摘要：本发明公开了一种高读取稳定性的抗软错误存储单元，包括：第一数据锁存结构，用于在字线以及冗余字线的控制下将位线上的信息予以锁存，接受第二数据锁存结构的输出节点的控制并将第一数据锁存结构的输出传输至第二数据锁存结构的控制端；第二数据锁存结构，用于在字线、冗余字线的控制下将位线上的信息予以锁存，接受第一数据锁存结构的输出节点的控制并将第二数据锁存结构的输出传输至第一数据锁存结构的控制端，以实现抗多节点翻转造成的软错误；字线开关电路，用于在字线的控制下将位线连接至第一数据锁存结构和第二数据锁存结构，同时在冗余字线的控制下将互补位线连接至第一数据锁存结构和第二数据锁存结果，以达到读出或写入信息的目的。
一种读取稳定性错误存储单元

[发明专利]锁存器架构和锁存电路-CN202110788888.X在审
发明人： M·拉特扎;M·帕利亚托 -专利权人：爱思开海力士有限公司
申请日： 2021-07-13 - 公布日： 2022-06-07 - 主分类号： H03K19/0185 文献下载
摘要：本文公开一种锁存器架构和锁存电路，锁存器架构包括接收输入数据的输入电路；组合网络，其基于来自输入电路的锁存输入数据提供第一中间数据、第一中间控制信号和第二中间控制信号；一个或更多个第一锁存器，其提供锁存的第一中间数据；第二锁存器，其提供锁存的第一中间控制信号；第三锁存器，其提供锁存的第二中间控制信号；至少一个第四锁存器，其提供输出数据；解码器，其连接到第一锁存器，接收锁存的第一中间数据并提供第二中间数据。至少一个第四锁存器接收基于锁存的第一中间控制信号、锁存的第二中间控制信号和第二中间数据修改的输入信号。第一锁存器至第三锁存器以反相时钟信号操作，且至少一个第四锁存器以非反相时钟信号操作。
锁存器架构电路

[发明专利]基于真单相时钟（TSPC）的锁存器阵列-CN202280010835.8在审
发明人：李睿;鲁德;V·纳拉亚南 -专利权人：高通股份有限公司
申请日： 2022-01-12 - 公布日： 2023-09-19 - 主分类号： G11C19/28 文献下载
摘要：一种锁存器阵列，包括耦合到多列从锁存器的一行主锁存器。每个主锁存器包括与与非门交叉耦合以接收和锁存输入数据的或与非(OAI)门，并且每个从锁存器包括与或非门交叉耦合以接收和锁存来自主锁存器的数据的与或非(AOI)门，以及包括耦合到AOI门的输入端和基于输入数据生成输出数据的输出端的反相器备选地，每个主锁存器包括与或非门交叉耦合以接收和锁存输入数据的与或非(AOI)门，并且每个从锁存器包括与与非门交叉耦合以接收和锁存来自主锁存器的数据的或与非(OAI)门，以及包括耦合到OAI门的输入端和生成输出数据的输出端的反相器
基于单相时钟 tspc 锁存器阵列

[发明专利]数据反相电路-CN201710303693.5有效
发明人：洪尹起 -专利权人：爱思开海力士有限公司
申请日： 2017-05-03 - 公布日： 2021-08-31 - 主分类号： G11C7/10 文献下载
摘要：根据实施例的数据反相电路可以包括数据输入电路和反相锁存电路。数据输入电路可以通过锁存输入数据来输出锁存数据，通过对锁存数据和标志数据执行逻辑运算来执行数据反相，产生选择性反相数据，以及通过将选择性反相数据对准来输出由多个比特组成的数据。反相锁存电路可以通过锁存反相数据来产生标志数据。
数据电路

[发明专利]显示驱动装置和驱动显示系统的方法-CN202211480894.X在审
发明人：郑炳浩;金星河 -专利权人： LX半导体科技有限公司
申请日： 2022-11-24 - 公布日： 2023-07-07 - 主分类号： G09G3/20 文献下载
摘要：根据本公开的显示驱动装置能够在图像数据改变时针对每种颜色在不同时间改变图像数据，所述显示驱动装置包括：由采样锁存器组成的第一阵列，采样锁存器被配置为锁存每个通道的n位图像数据；由保持锁存器组成的第二阵列，保持锁存器被配置为在针对每个锁存器组确定的锁存定时锁存被锁存在所述采样锁存器中的图像数据；信号生成电路，其被配置为生成锁存使能信号，该锁存使能信号使得所述保持锁存器在针对每个锁存器组确定的锁存定时执行锁存操作；以及包括电平移位器的第三阵列，电平移位器被配置为移位从所述保持锁存器输出的图像数据的电压电平。
显示驱动装置系统方法

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
下一页»
尾页
共 100000 条