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[发明专利]使用影子寄存器的高效硬件实现的设备及其方法-CN200910002807.8有效
发明人：孙红霞;朱鹏飞;吴永强 -专利权人：世意法(北京)半导体研发有限责任公司
申请日： 2009-01-24 - 公布日： 2010-07-28 - 主分类号： G06F9/30 文献下载
摘要：本发明提供了使用影子寄存器的高效硬件实现设备及其方法。处理器中的寄存器系统包括一个存储数据的物理寄存器集合以及连接到其的寄存器重命名逻辑。每个物理寄存器由物理寄存器标识符标识并且具有操作状态。当处理器处于第一处理器状态时，寄存器重命名逻辑将数据存储在该物理寄存器集合中并且从其获取数据。响应于处理器从第一处理器状态进入到第二处理器状态的指示，寄存器重命名逻辑将该物理寄存器集合中的具有第一状态的物理寄存器标识为第一组寄存器并且将该物理寄存器集合中的剩余物理寄存器标识为第二组寄存器。当处理器处于第二处理器状态时，寄存器重命名逻辑将数据存储到第二组寄存器而非第一组寄存器中，并且从其获取数据。
使用影子寄存器高效硬件实现设备及其方法

[发明专利]RISC架构处理器的寄存器架构、寄存器组及RISC架构处理器-CN202210566219.2有效
发明人：杨智华;周黄;赵文攀 -专利权人：深圳市智想科技有限公司
申请日： 2022-05-24 - 公布日： 2022-12-02 - 主分类号： G06F9/30 文献下载
摘要：本发明公开一种RISC架构处理器的寄存器架构、寄存器组及RISC架构处理器，涉及处理器技术领域。所述寄存器架构包括：若干通用寄存器和若干特殊寄存器；其中：所述通用寄存器，用于提供给处理器根据通用寄存器的指令对所述通用寄存器执行通用的读写操作；所述特殊寄存器，用于提供处理器根据指定的指令对所述特殊寄存器执行条件判断从而可以减少处理器指令集条件判断/跳转类指令的种类，减少专用于处理标志位和超出位宽的计算结果的指令类型和数目，降低处理器硬件设计的实现难度和成本，提高处理器执行条件判断、跳转类操作或运算类操作的性能，降低此类操作的指令开销，同时不会明显降低处理器的性能。
risc 架构处理器寄存器

[发明专利]处理装置-CN202180064832.8在审
发明人：吉恩·博迪斯特·布雷罗特;托尔比约恩·维姆·纽斯;弗雷德·彼得森 -专利权人：北欧半导体公司
申请日： 2021-08-10 - 公布日： 2023-06-06 - 主分类号： G06F9/30 文献下载
摘要：一种处理装置(20)具有：处理器(200)，其包括多个延迟压入处理器寄存器(214)和处理器寄存器控制电路(220、222、224、226、228)。处理器寄存器控制电路(220、222、224、226、228)包括多个状态寄存器(226)，每个状态寄存器(226)对应于各自不同的延迟压入寄存器(214)。处理器寄存器控制电路(220、222、224、226、228)被配置成：检测向延迟压入寄存器(214)中的寄存器(214)写入新值；以及确定延迟压入寄存器(214)的状态寄存器(226)是否具有指示延迟压入寄存器处理器控制电路(220、222、224、226、228)被配置成，当状态寄存器(226)具有第一值时：在将新值写入延迟压入寄存器(214)完成之前从延迟压入寄存器(214)读取当前值；将当前值写入存储器(202)；以及将延迟压入寄存器(214)的状态寄存器(226)设置为指示延迟压入寄存器(214)的已保存状态的第二值。
处理装置

[发明专利]一种机载吊舱惯性导航授时核心处理单元及处理方法-CN202111428274.7在审
发明人：赵晓田;李毅舟;安涛;朱创路 -专利权人：四川航浩科技有限公司
申请日： 2021-11-29 - 公布日： 2022-03-11 - 主分类号： G01C21/18 文献下载
摘要：本发明涉及一种机载吊舱惯性导航授时核心处理单元及处理方法。本发明处理单元包括FPGA处理器和DSP处理器，FPGA处理器包括100ms定时器、高频计数器、5ms定时器、高频计数寄存器、陀螺脉冲计数器、陀螺脉冲寄存器、加计脉冲计数器和加计脉冲寄存器，100ms定时器分别接高频计数器和DSP处理器，高频计数器通过高频计数寄存器接DSP处理器，5ms定时器分别接高频计数寄存器、陀螺脉冲寄存器、加计脉冲寄存器和DSP处理器，陀螺脉冲计数器通过陀螺脉冲寄存器接DSP处理器，加计脉冲计数器通过加计脉冲寄存器接DSP处理器。
一种机载惯性导航授时核心处理单元方法

[发明专利]电子装置及其命令数量减少方法-CN202010887217.4在审
发明人：林建明;赵璇 -专利权人：上海兆芯集成电路有限公司
申请日： 2020-08-28 - 公布日： 2020-12-01 - 主分类号： G06F9/38 文献下载
摘要：电子装置包括中央处理器以及协同处理器。中央处理器产生多个原始寄存器设置命令，以便设置协同处理器的至少一个寄存器的至少一个位。所述多个原始寄存器设置命令包括多个第一原始寄存器设置命令，其中所述多个第一原始寄存器设置命令的多个设置目标具有地址连续性。中央处理器融合所述多个第一原始寄存器设置命令，以产生至少一个经融合寄存器设置命令。中央处理器将所述至少一个经融合寄存器设置命令传输给所述协同处理器。因此，中央处理器传输给协同处理器的寄存器设置命令的数量可以被有效减少。
电子装置及其命令数量减少方法

[发明专利]一种基于RISC-V架构的异常和中断处理系统及方法-CN201910205345.3有效
发明人：吴俊;顾冲;李青 -专利权人：晶晨半导体（上海）股份有限公司
申请日： 2019-03-18 - 公布日： 2022-06-28 - 主分类号： G06F11/07 文献下载
摘要：本发明涉及低功耗内核中断处理技术领域，尤其涉及一种基于RISC‑V架构的异常和中断处理系统及方法，包括模式寄存器、异常向量基址寄存器、状态寄存器、异常原因寄存器、异常返回地址寄存器、中断向量基址寄存器、中断状态寄存器、中断返回地址寄存器。有益效果：通过在处理器的内核中分别增加模式寄存器、中断向量基址寄存器、中断状态寄存器及中断返回地址寄存器，将处理器的中断处理模式与异常处理模式分开处理，以使得异常嵌套中断时，处理器的程序能从异常处理模式与中断处理模式中退出
一种基于 risc 架构异常中断处理系统方法

[发明专利]一种低功耗的处理器寄存器堆控制方法-CN201910790729.6在审
发明人：余宁梅;马文恒;张文东;靳鑫;黄自力;叶晨;刘和娜 -专利权人：西安理工大学
申请日： 2019-08-26 - 公布日： 2019-12-24 - 主分类号： G06F1/3234 文献下载
摘要：本发明公开了一种低功耗的处理器寄存器堆控制方法，包括以下步骤：在精简指令集处理器中将寄存器堆进行分组，对每组寄存器采用动态电压调节技术和时钟门控技术，并增添状态控制寄存器以控制寄存器组的供电状态和时钟门控单元的开关状态，状态控制寄存器存储的值通过控制和状态寄存器指令进行配置，使处理器以不同的寄存器组供电配置运行计算密集程度不同的程序段。本发明可以降低处理器寄存器堆的功耗。
状态控制寄存器处理器寄存器精简指令集处理器动态电压调节控制寄存器组时钟门控单元状态寄存器供电配置供电状态寄存器堆寄存器组开关状态时钟门控程序段低功耗寄存器处理器功耗存储指令分组配置

[发明专利]协处理器指令集的扩展装置-CN200910102227.6有效
发明人：孟建熠;严晓浪;葛海通;沙子岩 -专利权人：浙江大学
申请日： 2009-09-04 - 公布日： 2010-02-17 - 主分类号： G06F9/318 文献下载
摘要：一种协处理器指令集的扩展装置，在与所述协处理器连接的主处理器的指令集内包括：用于产生协处理器指令码的立即数产生指令，以及用于实现所述协处理器指令码从主处理器通用寄存器到协处理器指令寄存器的装载的协处理器指令码装载指令；处理器包括立即数产生单元、主处理器通用寄存器以及用于将存放于主处理器通用寄存器中的协处理器指令码装载进协处理器指令寄存器的协处理器指令装载执行单元；协处理器包括协处理器指令寄存器和协处理器指令执行模块
处理器指令扩展装置

[发明专利]一种资源分配方法和高速缓冲存储器Cache-CN201610931953.9在审
发明人：薛长花;孙志文 -专利权人：深圳市中兴微电子技术有限公司
申请日： 2016-10-31 - 公布日： 2018-05-11 - 主分类号： G06F9/50 文献下载
摘要：本发明实施例公开了一种资源分配方法，该方法应用于多处理器共享的Cache中，其中，Cache包括：Cache控制器和Cache寄存器；Cache寄存器包括：每个处理器对应的统计寄存器和每个处理器对应的锁定寄存器；该方法包括：每个统计寄存器统计每个统计寄存器对应的处理器在预设时间内所访问的Cache容量，得到每个处理器的Cache访问容量，发送每个处理器的Cache访问容量至Cache控制器；Cache控制器根据每个处理器的Cache访问容量，确定出每个处理器的Cache分配容量；Cache控制器将每个处理器的Cache分配容量写入每个处理器对应的锁定寄存器中。
一种资源分配方法高速缓冲存储器 cache

[发明专利]一种处理器的指令执行结果存储结构-CN201110001881.5无效
发明人：何虎;章道陵;杨旭;郭德源 -专利权人：清华大学
申请日： 2011-01-06 - 公布日： 2011-05-18 - 主分类号： G06F9/30 文献下载
摘要：本发明提出一种处理器的指令执行结果存储结构，包括：处理器；和分别与所述处理器相连的通用寄存器堆和SPILL寄存器堆，其中，当所述处理器的指令执行结果的数据量大于所述通用寄存器堆的存储量时，将所述处理器的指令执行结果的一部分存入所述通用寄存器堆，将所述处理器的指令执行结果的另一部分存入所述SPILL寄存器堆。通过该处理器的指令执行结果存储结构能够有效地在寄存器溢出时减少访问内存的次数，降低能量的消耗，实现溢出数据的快速保存到SPILL寄存器堆中，极大的提高了处理器的执行效率。
一种处理器指令执行结果存储结构

[发明专利]一种可变指令集微处理器及其实现方法-CN201510449099.8有效
发明人：周海林 -专利权人：成都腾悦科技有限公司
申请日： 2015-07-28 - 公布日： 2018-01-16 - 主分类号： G06F9/38 文献下载
摘要：本发明公开了一种可变指令集微处理器及其实现方法，寄存器命名如下变指地址寄存器，用于存放可变指令集地址；变指号寄存器，用于存放可变指令集号码，该寄存器的值从0开始，每当处理器可变指令集寄存器的值改变一次，该寄存器的值增加1；变指使能寄存器当该寄存器的值被置位，处理器使用线程或者任务规定的可变指令集；当该寄存器被复位，处理器使用处理器自身的指令集；可变指令集寄存器储存程序可变指令集对应处理器指令集的关系；变指号清除指令当程序使用该指令后，处理器会清除可变指令集号码对应的可变指令集地址。本发明采用可变指令集微处理器，可以避免逆向破解程序破解处理器的指令，从而防止恶意软件的攻击，提高数据安全性。
一种可变指令微处理器及其实现方法

[发明专利]读取数据的装置及方法-CN200510077066.1有效
发明人：苏胤合;王家仁 -专利权人：威盛电子股份有限公司
申请日： 2005-06-15 - 公布日： 2005-11-09 - 主分类号： G06F15/78 文献下载
摘要：一种微处理器读取数据的方法，用以节省微处理器读取寄存器中的数据时所耗费的时间，该方法包含下列步骤：由一微处理器读取一寄存器中的数据；若该寄存器中的数据为有效，则由该微处理器持续读取数据；若该寄存器中的数据为无效，则由该微处理器启用一指示器；该微处理器接收该寄存器所传送的一中断信号；由该微处理器禁用该指示器；以及由该微处理器继续读取该寄存器中的数据。
读取数据装置方法

[发明专利]用于在环转变期间保护栈的处理器扩展-CN201780005757.1有效
发明人： V·尚伯格;J·W·布兰德特;R·L·萨希塔;B·E·亨特利;B·V·帕特尔;D·K·古普塔 -专利权人：英特尔公司
申请日： 2017-01-06 - 公布日： 2022-08-09 - 主分类号： G06F12/14 文献下载
摘要：提供了用于在环转变期间保护栈的处理器扩展的处理器实现的技术。在一个实施例中，处理器包括多个寄存器以及处理器核，该处理器核可操作地耦合至该多个寄存器。多个寄存器用于存储在特权等级转变中使用的数据。多个寄存器中的每个寄存器与特权等级相关联。接收用于将当前活动应用的第一特权等级改变为第二特权等级的指示符。考虑到第二特权等级，选择存储在多个寄存器中的寄存器中的影子栈指针(SSP)。该寄存器与第二特权等级相关联。通过使用SSP，标识用于由处理器在第二特权等级使用的影子栈。
用于转变期间保护处理器扩展

[发明专利]具有硬件流水线的处理器-CN202211190882.3在审
发明人： M·利夫斯利;I·金;A·古迪 -专利权人：想象技术有限公司
申请日： 2022-09-28 - 公布日： 2023-04-04 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及具有硬件流水线的处理器。处理器包括寄存器组，软件将指定待由硬件流水线处理的任务的描述符写入到所述寄存器组中。所述寄存器组包括多个寄存器集合，每个寄存器集合用于保存任务的所述描述符。所述处理器包括第一选择器，所述第一选择器能够操作以将所述执行逻辑连接到所述寄存器集合中的所选寄存器集合，并且从而使得所述软件能够将所述描述符中的连续描述符写入到所述寄存器集合中的不同寄存器集合中。所述处理器还包括第二选择器，所述第二选择器能够操作以将所述硬件流水线连接到所述寄存器集合中的所选寄存器集合。
具有硬件流水线处理器

[发明专利]处理器的事务寄存器文件-CN201780047328.0在审
发明人： A·L·史密斯;J·S·格雷 -专利权人：微软技术许可有限责任公司
申请日： 2017-07-21 - 公布日： 2019-04-02 - 主分类号： G06F9/30 文献下载
摘要：公开了与基于块的处理器架构的寄存器文件有关的技术。在所公开的技术的一个示例中，包括事务寄存器文件和执行单元的处理器核可用于执行指令块。事务寄存器文件可以包括多个寄存器，其中每个寄存器包括前一值字段和下一值字段。在接收到寄存器写消息并且处理器核处于第一状态时，可以更新前一值字段。在接收到寄存器写消息并且处理器核处于第二状态时，可以更新下一值字段。执行单元可以执行指令块的指令。执行单元可以被配置为从前一值字段读寄存器值并且在执行写入寄存器的指令时使寄存器写消息从处理器核被发送。
寄存器字段寄存器文件处理器核指令状态时事务处理器架构写入寄存器读寄存器处理器更新可用发送配置

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