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[发明专利]灵活返回和事件递送-CN202280018493.4在审
发明人： G·奈格;H·P·安文;V·尚伯格;D·古普塔 -专利权人：英特尔公司
申请日： 2022-03-01 - 公布日： 2023-10-20 - 主分类号： G06F9/30 文献下载
摘要：描述了用于灵活返回和事件递送的技术。作为示例，示例性装置包括：解码器电路，用于对单个指令进行解码，该单个指令包括用于操作码的字段；以及执行电路，用于根据操作码执行经解码的单个指令，以在保持处于最高特权级别的同时引起从事件处置程序的返回，并建立在事件递送之前生效的返回上下文。
灵活返回事件递送

[发明专利]用于实现信任域的输入/输出扩展的电路和方法-CN202211665557.8在审
发明人： A·巴萨克;V·尚伯格;R·桑卡兰;R·瓦克哈瓦拉;U·Y·卡凯亚;E·盖斯勒;R·萨希塔 -专利权人：英特尔公司
申请日： 2022-12-23 - 公布日： 2023-06-27 - 主分类号： G06F21/57 文献下载
摘要：本申请公开了用于实现信任域的输入/输出扩展的电路和方法。描述了用于实现信任域的输入/输出扩展的系统、方法和装置。在一个示例中，硬件处理器包括：硬件处理器核心，该硬件处理器核心包括信任域管理器，该信任域管理器用于将一个或多个硬件隔离的虚拟机作为具有受保护存储器的区域的相应信任域来管理；以及输入/输出存储器管理单元(IOMMU)电路，该IOMMU电路被耦合在硬件处理器核心与输入/输出设备之间，其中该IOMMU电路用于：针对来自输入/输出设备的、对信任域的受保护存储器的直接存储器访问的请求，响应于该请求中的字段被设置为指示输入/输出设备处于信任域的受信任计算基中而允许直接存储器访问。
用于实现信任输入输出扩展电路方法

[发明专利]用户级处理器间中断-CN202211136935.3在审
发明人： G·奈格;A·玛里克;R·桑卡兰;H·沙菲;V·尚伯格;V·桑吉潘;J·布兰德特 -专利权人：英特尔公司
申请日： 2022-09-19 - 公布日： 2023-04-04 - 主分类号： G06F9/48 文献下载
摘要：本申请公开了用户级处理器间中断。描述了用于用户级处理器间中断的处理器、方法和系统。在实施例中，处理系统包括存储器和处理核心。存储器用于存储与正在由处理系统执行的第一应用相关联的中断控制数据结构。处理核心包括指令解码器，该指令解码器用于对第一指令解码，该第一指令由第二应用调用以向第一应用发送处理器间中断；并且处理核心响应于经解码的指令而用于：确定处理器间中断的标识符与同第一应用相关联的通知中断向量相匹配，在中断控制数据结构中设置与处理器间中断的标识符相对应的待决中断标志，以及调用用于由中断控制数据结构标识的处理器间中断的中断处理程序。
用户处理器中断

[发明专利]ISA可访问的物理不可克隆函数-CN202211123489.2在审
发明人： S·查博拉;V·尚伯格;P·德韦恩;B·帕特尔 -专利权人：英特尔公司
申请日： 2022-09-15 - 公布日： 2023-03-31 - 主分类号： G06F21/72 文献下载
摘要：本申请公开了ISA可访问的物理不可克隆函数。描述了用于使用由物理不可克隆函数(PUF)生成的密钥或虚拟PUF密钥对数据加密的技术。根据本公开的装置可包括解码器电路，该解码器电路用于对单个指令的实例进行解码，该单个指令的实例具有用于操作码的字段，该操作码用于指示出执行电路至少要进行：利用物理不可克隆函数(PUF)生成的加密密钥或虚拟PUF密钥对来自输入数据结构的秘密信息进行加密；将经包裹的秘密信息绑定至所标识的目标；更新输入数据结构；对经更新的数据结构生成MAC；将该MAC存储在输入数据结构中以生成经包裹的输出数据结构；存储经包裹的输出数据结构，该经包裹的输出数据结构具有经加密的秘密信息和目标的指示。
isa 访问物理不可克隆函数

[发明专利]四字16×16乘法和累加的双求和-CN202210730208.3在审
发明人： V·马杜里;C·安德森;R·凡伦天;M·查尼;V·尚伯格 -专利权人：英特尔公司
申请日： 2022-06-24 - 公布日： 2022-12-27 - 主分类号： G06F7/544 文献下载
摘要：本申请公开了四字16×16乘法和累加的双求和。描述了用于矩阵乘法的技术。在一些示例中，使用单条指令，该单条指令具有以下格式：用于操作码的字段、用于指示源/目的地操作数的位置的一个或多个字段、用于指示第一源操作数的位置的一个或多个字段、以及用于指示第二源操作数的位置的一个或多个字段。其中，操作码指示执行电路用于将来自第一源操作数和第二源操作数的对应数据元素的值相乘，将所乘的值的第一子集与来自源/目的地操作数的第一值相加并存储在源/目的地操作数的第一数据元素位置中，并且将所乘的值的第二子集与来自源/目的地操作数的第二值相加并存储在源/目的地操作数的第二数据元素位置中。
16 乘法累加求和

[发明专利]对共享存储器区域的独立地受控的DMA和CPU访问-CN202210512838.3在审
发明人： U·Y·卡凯亚;D·考法蒂;R·桑卡兰;V·尚伯格 -专利权人：英特尔公司
申请日： 2022-05-11 - 公布日： 2022-12-16 - 主分类号： G06F12/1009 文献下载
摘要：本发明涉及对共享存储器区域的独立地受控的DMA和CPU访问。一种集成电路的实施例，该集成电路包括用于以下操作的电路：在处理器存储器管理单元(MMU)与输入/输出存储器管理单元(IOMMU)之间共享与页相关联的页表，将页表条目存储在与该页相关联的存储器中，并且基于所存储的页表条目的一个或多个字段来分别控制来自处理器和来自直接存储器访问(DMA)请求的对该页的访问。公开并要求保护其他实施例。
共享存储器区域立地受控 dma cpu 访问

[发明专利]核中的存储器带宽控制-CN202210181680.6在审
发明人： V·尚伯格;K·加纳帕蒂;V·马杜里;J·艾伦;J·科尔曼;S·鲁滨逊 -专利权人：英特尔公司
申请日： 2022-02-25 - 公布日： 2022-09-30 - 主分类号： G06F13/16 文献下载
摘要：本申请公开了核中的存储器带宽控制。描述了用于在核中控制带宽的技术。示例性核包括：在该核本地的、逐线程的存储器带宽监视器，每个线程的本地带宽监视器至少用于根据服务质量(QoS)型号专用寄存器(MSR)的字段中所存储的服务类级别来为源自线程的存储器请求分配带宽，由平台服务质量MSR中的服务类字段指向服务类级别；以及执行资源，该执行资源用于支持核的至少一个线程的执行。
中的存储器带宽控制

[发明专利]用于在环转变期间保护栈的处理器扩展-CN201780005757.1有效
发明人： V·尚伯格;J·W·布兰德特;R·L·萨希塔;B·E·亨特利;B·V·帕特尔;D·K·古普塔 -专利权人：英特尔公司
申请日： 2017-01-06 - 公布日： 2022-08-09 - 主分类号： G06F12/14 文献下载
摘要：提供了用于在环转变期间保护栈的处理器扩展的处理器实现的技术。在一个实施例中，处理器包括多个寄存器以及处理器核，该处理器核可操作地耦合至该多个寄存器。多个寄存器用于存储在特权等级转变中使用的数据。多个寄存器中的每个寄存器与特权等级相关联。接收用于将当前活动应用的第一特权等级改变为第二特权等级的指示符。考虑到第二特权等级，选择存储在多个寄存器中的寄存器中的影子栈指针(SSP)。该寄存器与第二特权等级相关联。通过使用SSP，标识用于由处理器在第二特权等级使用的影子栈。
用于转变期间保护处理器扩展

[发明专利]在没有VMM介入的情况下对调用VMM配置的服务的指令集支持-CN202210307130.4在审
发明人： G·尼格;B·E·亨特利;R·L·萨希塔;V·尚伯格;J·W·布兰德特 -专利权人：英特尔公司
申请日： 2012-09-28 - 公布日： 2022-07-12 - 主分类号： G06F9/455 文献下载
摘要：本申请公开了在没有VMM介入的情况下对调用VMM配置的服务的指令集支持。一种处理核包括指令执行逻辑电路和寄存器空间。与VM进入相称，从VMCS采用指示由处理核代表VMM提供的服务是否被启用的信息来加载寄存器空间。响应于宾客软件调用指令，指令执行逻辑查看寄存器空间以确认服务已经被启用，并且查看第二寄存器空间或存储器空间以获取由所述宾客软件编写的所述服务的输入参数。
没有 vmm 介入情况调用配置服务指令支持

[发明专利]用于跨不同执行领域的运行时存储器隔离的方法和装置-CN202111483741.6在审
发明人： T·托尔;R·贾亚拉姆马斯蒂;B·E·亨特利;V·冯博肯;S·查博拉;H·M·科斯拉维;V·尚伯格;G·歌宗 -专利权人：英特尔公司
申请日： 2021-12-07 - 公布日： 2022-06-28 - 主分类号： G06F21/74 文献下载
摘要：本发明涉及用于跨不同执行领域的运行时存储器隔离的方法和装置。描述了一种方法。该方法包括执行针对软件进程或线程的存储器访问指令。该方法包括对存储器访问指令的存储器访问请求，该存储器访问请求具有物理存储器地址和该软件进程或线程从其中执行的领域的第一标识符。该方法包括接收该存储器访问请求并根据物理存储器地址确定领域的第二标识符。该方法包括为存储器访问请求提供服务，因为第一标识符与第二标识符匹配。
用于不同执行领域运行存储器隔离方法装置

[发明专利]处理器核高速缓存内的推测性解压缩-CN202111397430.8在审
发明人： J·高尔;A·乔汉;V·戈帕尔;V·尚伯格;S·萨布拉蒙尼;W·费格哈利 -专利权人：英特尔公司
申请日： 2021-11-23 - 公布日： 2022-06-24 - 主分类号： G06F12/0806 文献下载
摘要：本申请公开了处理器核高速缓存内的推测性解压缩。描述了涉及处理器核高速缓存内的推测性解压缩的方法和装置。在实施例中，解码电路系统将解压缩指令解码为第一微操作和第二微操作。第一微操作引起一个或多个加载操作，以将数据取出到处理器核的高速缓存的多个高速缓存行中。解压缩引擎(DE)电路系统响应于第二微操作而对来自处理器核的高速缓存的多个高速缓存行的所取出的数据进行解压缩。解压缩指令使得DE电路系统执行对多个高速缓存行的乱序解压缩。还公开并要求保护其他实施例。
处理器高速缓存推测解压缩

[发明专利]具有错误时并行解压缩的经压缩的高速缓存存储器-CN202111388866.0在审
发明人： G·波利;V·戈帕尔;V·尚伯格 -专利权人：英特尔公司
申请日： 2021-11-22 - 公布日： 2022-06-24 - 主分类号： G06F12/0882 文献下载
摘要：集成电路的实施例可包括：耦合至核的硬件解压缩加速器、经压缩的高速缓存、通信地耦合至硬件解压缩加速器和经压缩的高速缓存的处理器、以及通信地耦合至处理器的存储器，其中，存储器存储微代码指令，这些微代码指令当由处理器执行时使该处理器：响应于页错误的指示而加载页表条目；确定页表条目是否指示页将在错误时被解压缩，并且如果确定是，则基于来自页表条目的信息修改第一地址处的第一解压缩工作描述符和第二地址处的第二解压缩工作描述符；以及利用第一解压缩工作描述符的第一地址向硬件解压缩加速器生成第一入列事务，并利用第二解压缩工作描述符的第二地址向硬件解压缩加速器生成第二入列事务。公开并要求保护其他实施例。
具有错误并行解压缩压缩高速缓存存储器

[发明专利]具有错误时解压缩的经压缩的高速缓存存储器-CN202111388888.7在审
发明人： V·尚伯格;J·高尔;W·K·费格哈利;V·戈帕尔;U·卡凯亚 -专利权人：英特尔公司
申请日： 2021-11-22 - 公布日： 2022-06-24 - 主分类号： G06F12/0882 文献下载
摘要：公开了具有错误时解压缩的经压缩的高速缓存存储器。集成电路的实施例可包括：耦合至核的硬件解压缩加速器、经压缩的高速缓存、通信地耦合至硬件解压缩加速器和经压缩的高速缓存的处理器、以及通信地耦合至处理器的存储器，其中，存储器存储微代码指令，当其被处理器执行时使该处理器：存储去往解压缩工作描述符的第一地址；响应于页错误的指示，从第一地址处的解压缩工作描述符检取经压缩的页被存储在经压缩的高速缓存中之处的第二地址；以及将对第二地址处的经压缩的页解压缩的指令发送到硬件解压缩加速器。公开并要求保护其他实施例。
具有错误解压缩压缩高速缓存存储器

[发明专利]具有元数据位的64位虚拟地址和不会由于元数据位的非规范值而失败的规范性检查-CN202111552213.1在审
发明人： V·尚伯格;G·奈格;S·鲁滨逊;D·鲍姆;R·加伯 -专利权人：英特尔公司
申请日： 2021-12-17 - 公布日： 2022-06-24 - 主分类号： G06F3/06 文献下载
摘要：本申请公开了具有元数据位的64位虚拟地址和不会由于元数据位的非规范值而失败的规范性检查。描述了允许在虚拟地址中未使用的位中使用元数据的技术。一方面，处理器包括用于对存储器访问指令解码的解码电路。指令指示具有地址生成信息和元数据的一个或多个存储器地址操作数。与解码电路耦合的执行电路基于该一个或多个存储器地址操作数生成64位虚拟地址。64位虚拟地址具有位63、开始于位0的存储从地址生成信息生成的地址的X位地址字段、以及存储元数据的一个或多个元数据位。执行电路还对64位虚拟地址执行不会由于该一个或多个元数据位中所存储的元数据的非规范值而失败的规范性检查。公开了其他处理器、方法、系统和指令。
具有数据 64 虚拟地址不会由于规范失败规范性检查

[发明专利]通过使用忘记存储来增加每核存储器带宽-CN202111415631.6在审
发明人： J·高尔;A·乔汉;V·戈帕尔;V·尚伯格;S·萨布拉蒙尼;W·费格哈利 -专利权人：英特尔公司
申请日： 2021-11-25 - 公布日： 2022-06-24 - 主分类号： G06F3/06 文献下载
摘要：本申请公开了通过使用忘记存储来增加每核存储器带宽。描述了与用于通过使用忘记存储来增加每核存储器带宽的技术有关的方法和装置。在实施例中，高速缓存存储缓冲器。执行电路系统执行指令。指令基于缓冲器的起始地址和缓冲器的尺寸而使得高速缓存中的一个或多个高速缓存行被标记。高速缓存中的所标记的高速缓存行要被阻止而无法被写回到存储器。还公开并要求保护其他实施例。
通过使用忘记存储增加存储器带宽

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