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[实用新型]Ka波段源-CN201821222157.9有效
发明人：赵小松;梁国林 -专利权人：四川众为创通科技有限公司
申请日： 2018-07-31 - 公布日： 2018-11-06 - 主分类号： H03L7/08 文献下载
摘要：本实用新型公开了Ka波段源，包括：低通滤波器、鉴相器、用于对鉴相器中锁相部分进行控制的单片机、第一射频开关、滤波器、基频放大器、第二射频开关、Ka波段倍频器、微带耦合器、毫米波滤波器，100MHz基准频率经过低通滤波器后进入鉴相器，单片机的控制信号输出端与鉴相器的控制信号输入端连接，鉴相器、第一射频开关、滤波器、基频放大器、第二射频开关、Ka波段倍频器、微带耦合器、毫米波滤波器依次串接。本实用新型采用锁相和倍频技术来获得输出信号，具有集成度高、稳定度高、体积小、相噪低、杂散低、重量轻的特点。
鉴相器射频开关滤波器毫米波滤波器本实用新型低通滤波器基频放大器微带耦合器倍频器单片机控制信号输出端控制信号输入端倍频技术基准频率输出信号依次串接集成度体积小稳定度重量轻杂散

[发明专利]锁相环电路-CN201010585469.8无效
发明人：黄国辉;向本才;李文昌;于廷江;高继;李向华 -专利权人：成都成电硅海科技股份有限公司
申请日： 2010-12-13 - 公布日： 2011-04-27 - 主分类号： H03L7/08 文献下载
摘要：锁相环电路，涉及集成电路技术。本发明包括鉴相鉴频器、电荷泵和压控振荡器构成的反馈回路，压控振荡器的输出端连接到鉴相鉴频器的一个输入端，在鉴相鉴频器的两个输出端和电荷泵之间设置有第一死区电路和第二死区电路。
锁相环电路

[发明专利]直接数字频率锁相倍频器电路-CN201110115948.8无效
发明人：曹远洪;林巧莉;赵海清 -专利权人：成都天奥电子股份有限公司
申请日： 2011-05-06 - 公布日： 2012-11-07 - 主分类号： H03L7/18 文献下载
摘要：本发明提出的一种微型原子钟直接数字频率锁相倍频器电路，旨在提供一种频谱纯度高，高频信号稳定，频率转换时间短，输出波形失真小，能有效抑制杂散分量，且结构简单，成本低，易于集成的锁相倍频器电路。它主要包括，插于锁相环（PLL）内的sigma-delta调制器和集成鉴相器，PLL通过微控制器7对整数/小数分频器进行整数和小数组合分频，并将来自压控晶振输出的和经预分频器A分频产生的两路输入比相信号，经加减运算后送入集成鉴相器鉴相输出相位误差信号，用鉴相结果控制压控振荡器输出所需信号，把压控振荡器输出信号锁定在铷原子的跃迁频率上，同时由微控制器7对sigma-delta调制器的相位误差信号进行方波调频
直接数字频率倍频器电路

[实用新型]点频率锁相源-CN201520563253.X有效
发明人：周幼航;赵小松;郑艳英 -专利权人：成都九洲迪飞科技有限责任公司
申请日： 2015-07-30 - 公布日： 2015-12-23 - 主分类号： H03L7/099 文献下载
摘要：本实用新型公开了一种点频率锁相源，它包括依次串联的鉴相器、压控振荡器和低通滤波器，鉴相器的信号输入端与该锁相源的参考信号输入端连接，低通滤波器的信号输出端与该锁相源的基准信号输出端连接，鉴相器还与单片机连接本实用新型具有结构简单、体积小、重量轻、集成度高、安装方便等特点，外部输入的参考信号经滤波后送入鉴相器，通过单片机对鉴相器内部寄存器进行配置控制，控制锁相环在参考信号的作用下，锁相得到与参考信号相位相参的高性能基波信号，该基准信号经过低通滤波器滤波后输出。
频率锁相源

[发明专利]鉴相器、延迟锁相环电路及信号处理方法-CN202310587772.9在审
发明人：杨剑儒;任丛飞 -专利权人：北京奕斯伟计算技术股份有限公司
申请日： 2023-05-23 - 公布日： 2023-08-29 - 主分类号： H03L7/085 文献下载
摘要：本申请实施例提供了一种鉴相器、延迟锁相环电路及信号处理方法，涉及集成电路技术领域。鉴相器包括：边沿检测电路和SR锁存器，其中，边沿检测电路，其用于在输入时钟信号的上升沿对反馈时钟信号进行采样，并将反馈时钟信号的采样结果输出至SR锁存器；SR锁存器，其用于根据采样结果和输入时钟信号，确定输出端本申请实施例中的鉴相器中设置了边沿检测电路和SR锁存器，因此，可以采用边沿采样方式检测两个输入信号的相位关系，使得相位关系的判断更加容易，且由于该鉴相器的输出信号不是周期性的脉冲信号，因此能够消除鉴相死区的影响
鉴相器延迟锁相环电路信号处理方法

[发明专利]一种应用于高速LVDS接口的自动锁定型DLL-CN202210888968.7在审
发明人：张皓然;张涛;叶明远 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2022-07-27 - 公布日： 2022-10-18 - 主分类号： H03L7/081 文献下载
摘要：本发明涉及一种应用于高速LVDS接口的自动锁定型DLL，包括DLL延时锁相环、电平转换电路、鉴相器、自适应滑动变阻器和DLL锁定状态识别电路，DLL延时锁相环中延时结构包括MOSⅠ管和MOSⅡ管，且MOSⅠ管和MOSⅡ管之间相连，组成互相构成正反馈关系的结构，其中自动锁定型DLL内部集成有若干个DLL延时锁相环；鉴相器输入端与DLL延时锁相环支路的输入信号端之间对应相连，且鉴相器由两路锁存器、或门和鉴相电容构成，其中的两路锁存器、或门组成并联支路后，再与鉴相电容相连。本发明基于高速LVDS接口的自动锁定型DLL内部加入了鉴相电路和自动锁定反馈机制，提高内部数据时钟的跟随能力和反应速度。
一种应用于高速 lvds 接口自动锁定 dll

[实用新型]随机输出锁相环电路-CN201020656160.9无效
发明人：黄国辉;向本才;李文昌;于廷江;高继;李向华 -专利权人：成都成电硅海科技股份有限公司
申请日： 2010-12-13 - 公布日： 2011-07-27 - 主分类号： H03L7/08 文献下载
摘要：随机输出锁相环电路，涉及集成电路技术。本实用新型包括鉴相鉴频器、电荷泵和压控振荡器构成的反馈回路，压控振荡器的输出端连接到鉴相鉴频器的一个输入端，在鉴相鉴频器的两个输出端和电荷泵之间设置有第一死区电路和第二死区电路。
随机输出锁相环电路

[发明专利]一种小数分频频率合成器-CN201110309500.X有效
发明人：何松柏;张渤海;杜冰;游飞 -专利权人：电子科技大学
申请日： 2011-10-13 - 公布日： 2012-02-01 - 主分类号： H03L7/18 文献下载
摘要：将参考信号分频输出单元、VCO分频输出单元、Δ-∑调制器以及鉴相器均集成在一块集成电路上，可以有效的减小外部噪声的干扰。从参考时钟单元输入至集成电路的LVDS线和鉴相器输出集成电路的LVDS线呈90度的布局，以及从鉴相器输出集成电路的LVDS线和VCO输入至集成电路的LVDS线呈90度的布局，这样做能够最大限度地减小参考时钟的高次谐波跟
一种小数分频频率合成器

[发明专利]防止扫频锁相环鉴相器输出溢出方法、装置及毫米波雷达-CN202310658015.6在审
发明人：邓伟;闫昂霄;贾海昆;池保勇 -专利权人：清华大学
申请日： 2023-06-05 - 公布日： 2023-09-08 - 主分类号： H03L7/089 文献下载
摘要：本发明提供一种防止扫频锁相环鉴相器输出溢出的方法、装置及毫米波雷达，涉及射频、毫米波集成电路技术领域，包括：将扫频锁相环鉴相器的量程划分为多个区域；获取扫频锁相环鉴相器在相邻周期的第一输出值、第二输出值；根据第一输出值、第二输出值，结合两个输出值各自对应的区域确定扫频锁相环鉴相器的输出是否溢出；在扫频锁相环鉴相器的输出溢出的情况下，将扫频锁相环鉴相器的输出置为0，并根据溢出的方向，修正计数器的计数值。本发明在发生溢出的周期内，不会有错误的频差输入到环路中，提高了扫频线性度，保证了环路状态的稳定，避免因为鉴相器溢出而导致扫频频差的恶化。同时具有实现成本低、鲁棒可靠的特点。
防止扫频锁相环鉴相器输出溢出方法装置毫米波雷达

[实用新型]一种频率源及双工器-CN202223091753.7有效
发明人：康园园 -专利权人：鹤壁天海电子信息系统有限公司
申请日： 2022-11-17 - 公布日： 2023-06-27 - 主分类号： H03L7/085 文献下载
摘要：本申请公开了一种频率源及双工器。该频率源包括：鉴相器，用于接入时钟参考信号；滤波电路，与鉴相器连接，用于对鉴相器的输出信号进行滤波处理；第一振荡电路，与滤波电路及鉴相器连接，用于基于滤波处理的信号产生振荡信号，并反馈给鉴相器，鉴相器将振荡信号与时钟参考信号进行同步处理使第一振荡电路基于更新后的输出信号产生目标频率信号；调谐电路，与第一振荡电路连接，用于产生第一补偿信号，并利用第一补偿信号对第一振荡电路的振荡电压进行补偿，以扩宽目标频率信号的频率和\或对第一振荡电路进行集成相噪或误差补偿
一种频率双工器

[发明专利]一种用于PLL频率综合器中的锁定检测器-CN201310701573.2有效
发明人：文武;文治平;魏慧婷;李卫民;毕波;张佃伟;刘璐;李永峰;张娜娜 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2013-12-19 - 公布日： 2014-04-23 - 主分类号： H03L7/085 文献下载
摘要：本发明公开了一种用于PLL频率综合器中的锁定检测器，包括数字锁定检测器（111）和模拟锁定检测器（110）；数字锁定检测器（111）包含鉴相脉冲宽度检测器（1110）、鉴相脉冲周期数检测器（1111）、反相器INV3及D触发器DFF4；模拟锁定检测器（110）的两输入端与PLL频率综合器的鉴频鉴相器输出的UP信号、DOWN信号相连；模拟锁定检测器（110）用于输出鉴相脉冲信号W1和模拟锁定检测信号ALD_output该方法不需要长时间计数，不需要大阻容元件，方案简单易于片上集成，特别适合集成度高、功耗低的无线通信应用。
一种用于 pll 频率综合中的锁定检测器

[发明专利]一种跟踪环路处理方法及装置-CN201510638418.X在审
发明人：丁兵;曹潇;房志东;刘欢;赵文峰;吉青 -专利权人：上海海积信息科技股份有限公司
申请日： 2015-09-29 - 公布日： 2015-12-30 - 主分类号： G01S19/24 文献下载
摘要：本发明公开了一种跟踪环路处理方法及装置，该方法包括获取多个通道的I/Q支路信号，通过多路选择器将每个通道的I_P信号和Q_P信号输入至载波环鉴相器，将每个通道的I_E信号、I_L信号、Q_E信号和Q_L信号输入至码环鉴相器，通过载波环鉴相器和码环鉴相器分别采用CORDIC算法对I_P信号、Q_P信号、I_E信号、I_L信号、Q_E信号和Q_L信号进行载波环鉴相和码环鉴相本发明采用定点运算的方式实现环路滤波器，并利用基于移位加减方式的CORDIC算法实现复杂的鉴相运算，在不影响观测量精度的前提下，有效提高载波环以及码环的运算速度，且易于FPGA实现以及单片集成，有效降低资源消耗
一种跟踪环路处理方法装置

[发明专利]鉴频鉴相器、锁相环以及电子设备-CN202210290537.0在审
发明人：张津海 -专利权人：华为技术有限公司
申请日： 2022-03-23 - 公布日： 2023-10-03 - 主分类号： H03L7/087 文献下载
摘要：本申请提供一种鉴频鉴相器、锁相环以及电子设备，涉及集成电路技术领域，该鉴频鉴相器在进行鉴频鉴相处理时，相比传统方案消耗的时间要快至少一个数量级且精度更高。该鉴频鉴相器中，包括：两相同步逻辑电路、时间数字转换器、计数器以及鉴频鉴相逻辑电路，两相同步逻辑电路，接收本地时钟信号和参考时钟信号，计数器，确定参考时钟信号的n个周期内，本地时钟信号的完整周期的第一数量，时间数字转换器，确定系数以及参考时钟信号的n个周期内，本地时钟信号的不完整周期中的单位步长的第二数量；鉴频鉴相逻辑电路，根据第一数量、第二数量以及系数，确定在参考时钟信号的n个周期内，参考时钟信号与本地时钟信号的第一相位差
鉴频鉴相器锁相环以及电子设备

[发明专利]锁相环快速锁定电路-CN201611139631.7在审
发明人：王希;龙强;田泽;邵刚;王晋;刘敏侠 -专利权人：中国航空工业集团公司西安航空计算技术研究所
申请日： 2016-12-12 - 公布日： 2018-10-02 - 主分类号： H03L7/087 文献下载
摘要：本发明属于集成电路领域，涉及一种锁相环快速锁定电路，包含鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器依次连接，鉴频鉴相器采用三态‑五态鉴频鉴相器，电荷泵由2路支路并联构成，所述三态‑五态鉴频鉴相器的输入端连接输入时钟信号，其另一个输入端连接分频器的输出端，三态‑五态鉴频鉴相器的四个输出端分别连接电荷泵的四个输入端；所述电荷泵的输出端连接环路滤波器的输入端，环路滤波器的输出端连接压控振荡器；压控振荡器的输出端连接分频器。
鉴频鉴相器电荷泵环路滤波器输出端连接压控振荡器分频器三态输入端连接电路快速锁定输出端输入端锁相环集成电路领域输入时钟数字电路依次连接支路并联占用

[发明专利]一种初始化产生稳定片内时钟的系统-CN200810147610.9有效
发明人：张子澈;武国胜 -专利权人：四川登巅微电子有限公司
申请日： 2008-11-20 - 公布日： 2009-05-20 - 主分类号： G06F1/04 文献下载
摘要：本发明公开了一种初始化产生稳定片内时钟的系统，包括设置有时钟自动锁定-配置集成电路IP的芯片、晶振时钟源、非易失存储器、发光二级管，所述时钟自动锁定-配置集成电路IP包括鉴相器、电荷泵、模数转换器、寄存器、数模转换器、电流/电压控制振荡器和频率锁定检测电路，晶振时钟源与鉴相器的一端输入连接，鉴相器、电荷泵、模数转换器、寄存器依次连接，寄存器还与数模转换器和非易失存储器连接，数模转换器的输出与电流/电压控制振荡器的输入连接，电流/电压控制振荡器的输出与鉴相器的另一端输入连接，形成回路；所述晶振时钟源、电流/电压控制振荡器的输出均与频率锁定检测电路连接；本系统可以大大简化修调流程，降低成本。
一种初始化产生稳定时钟系统