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- [发明专利]一种稳定时钟的方法和装置-CN200810093890.X无效
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李波
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华为技术有限公司
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2008-05-04
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2009-11-04
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H03L7/08
- 本发明实施例公开了一种稳定时钟的方法和装置,该方法包括:根据输入时钟和输出反馈时钟得到反映输入时钟和输出反馈时钟的相位差的信号,对反映输入时钟和输出反馈时钟的相位差的信号进行低通滤波;根据滤波后信号对锁相环PLL的分频数进行调整,以影响PLL产生的输出时钟;将所述输出反馈时钟更新为所述输出时钟。本发明通过对输入时钟和输出反馈时钟的相位差进行低通滤波,根据滤波后的输入时钟和输出反馈时钟的相位差对PLL的分频数进行调整,从而降低了对PLL中LPF的带宽的要求,满足对输入时钟的低带宽滤波要求,并生成稳定的输出时钟
- 一种稳定时钟方法装置
- [发明专利]一种延迟锁相环防止错锁的电路及方法-CN201410521479.3有效
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亚历山大
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西安紫光国芯半导体有限公司
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2014-09-30
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2018-10-19
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H03L7/08
- 本发明一种延迟锁相环防止错锁的电路包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路、FB反馈电路、输入时钟分频器和反馈时钟分频器;输入时钟经DLL延迟链延迟后输出输出时钟;输出时钟经FB反馈电路后输出反馈时钟;DLL鉴相器比较经分频的输入时钟和反馈时钟的相位;DLL逻辑控制电路根据相位比较的结果控制DLL延迟链产生的输出时钟;输入时钟分频器和反馈时钟分频器分别用于将输入时钟和反馈时钟二分频。本发明所述方法将DLL鉴相器中移位寄存器接入的输入时钟和反馈时钟分别进行分频处理,原时钟信号的频率是分频后的输入时钟和反馈时钟频率的两倍;通过DLL逻辑控制电路控制输入时钟的上升沿和反馈时钟的上升沿对齐
- 一种延迟锁相环防止电路方法
- [实用新型]一种延迟锁相环防止错锁的电路-CN201420574507.3有效
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亚历山大
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山东华芯半导体有限公司
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2014-09-30
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2015-02-18
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H03L7/08
- 本实用新型一种延迟锁相环防止错锁的电路,包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路、FB反馈电路、输入时钟分频器和反馈时钟分频器;输入时钟经DLL延迟链延迟后输出输出时钟;输出时钟经FB反馈电路后输出反馈时钟;DLL鉴相器比较经分频的输入时钟和反馈时钟的相位;DLL逻辑控制电路根据相位比较的结果控制DLL延迟链产生的输出时钟;输入时钟分频器和反馈时钟分频器分别用于将输入时钟和反馈时钟二分频。通过输入时钟分频器和反馈时钟分频器分别对输入时钟以及反馈时钟进行分频处理,将频率按两倍缩小,将原信号中的下降沿对应时刻通过分频分配到了波峰或波谷中,完全规避了DLL在反馈时钟的下降沿发生错误的锁定。
- 一种延迟锁相环防止电路
- [发明专利]PLL电路-CN02130356.8无效
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伊藤良明
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三菱电机株式会社
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2002-08-16
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2003-07-02
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H03L7/08
- VDL1I及1R使输入时钟ICLK及反馈时钟RCLK延迟,将延迟输入时钟DICLK及延迟反馈时钟DRCLK供给PLL部10。PLL部10接收延迟输入时钟DICLK及延迟反馈时钟DRCLK,输出PLL输出信号OUTP。该PLL输出信号OUTP通过外部电路,最后作为反馈时钟RCLK反馈。PD3检测输入时钟ICLK、反馈时钟RCLK的相位差,输出相位比较信号SPD。控制逻辑电路2根据相位比较信号SPD,判断反馈时钟RCLK相对于入时钟ICLK的相位超前情况,控制VDL1R的延迟时间DT,以便输入时钟ICLK和反馈时钟RCLK的相位误差为零。
- pll电路
- [发明专利]时钟电路、数据运算单元-CN202210565187.4在审
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不公告发明人
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北京源启先进微电子有限公司
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2022-05-23
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2022-08-09
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H03K5/04
- 本发明实施例提供了一种时钟电路、数据运算单元,时钟电路包括:功能单元、第一输出单元、第二输出单元以及反馈环路;功能单元的第一输入端接收时钟源信号,输出端与第一输出单元以及第二输出单元连接,输出端并与功能单元的第二输入端连接形成反馈环路;反馈环路用于根据功能单元的输出信号生成反馈信号;功能单元用于根据时钟源信号生成脉冲时钟信号,基于反馈信号,根据脉冲时钟信号生成延时反馈信号,以根据延时反馈信号和时钟源信号生成输出信号;第一输出单元,用于根据输出信号生成第一脉冲触发信号;第二输出单元,用于根据输出信号生成第二脉冲触发信号,第一脉冲触发信号和第二脉冲触发信号的时间差为指定时长。
- 时钟电路数据运算单元
- [发明专利]一种延迟锁相环和存储器-CN202311016848.9在审
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秦彬瑜;亚历山大
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浙江力积存储科技有限公司
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2023-08-14
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2023-09-12
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H03L7/081
- 本发明提供了一种延迟锁相环和存储器,其中,延迟锁相环包括:预处理模块,配置为接收初始时钟信号,对初始时钟信号进行预处理,输出分频时钟信号,分频时钟信号的频率小于初始时钟信号的频率;可调延迟线,配置为对分频时钟信号进行传输,并基于延迟线控制信号对分频时钟信号进行调整,输出延迟时钟信号;反馈模块,配置为接收分频时钟信号,基于预定量的延迟时间对分频时钟信号进行延迟输出反馈时钟信号;检测模块,配置为接收分频时钟信号和反馈时钟信号,对分频时钟信号和反馈时钟信号进行相位检测,输出相位检测信号;调参模块,配置为接收相位检测信号,基于所述相位检测信号输出所述延迟线控制信号。
- 一种延迟锁相环存储器
- [发明专利]一种电荷泵电路-CN201611249265.0在审
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方海彬;刘铭
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北京兆易创新科技股份有限公司;合肥格易集成电路有限公司
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2016-12-29
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2017-05-24
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H02M3/07
- 本发明实施例提供一种电荷泵电路,包括电荷泵主体电路的第一输入端接收第一时钟信号,第二输入端接收第二时钟信号,第三输入端与反馈电路的输出端相连,电荷泵主体电路根据第一时钟信号、第二时钟信号和反馈电路输出的反馈信号输出驱动电压;第二时钟信号和第一时钟信号互为差分时钟信号;采样电路与电荷泵主体电路的输出端相连,根据驱动电压生成采样电压;反馈电路的输入端与采样电路的输出端相连,根据采样电压和预设参考电压调整反馈信号,当采样电压小于预设参考电压时,反馈电路增大反馈信号,当采样电压大于预设参考电压时,反馈电路减小反馈信号。与传统电荷泵电路相比,本发明实施例的电荷泵电路能大幅提升输出电流,并减小输出纹波。
- 一种电荷电路
- [实用新型]一种电荷泵电路-CN201621468451.9有效
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方海彬;刘铭
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北京兆易创新科技股份有限公司;合肥格易集成电路有限公司
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2016-12-29
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2017-09-01
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H02M3/07
- 本实用新型提供一种电荷泵电路,包括电荷泵主体电路的第一输入端接收第一时钟信号,第二输入端接收第二时钟信号,第三输入端与反馈电路的输出端相连,电荷泵主体电路根据第一时钟信号、第二时钟信号和反馈电路输出的反馈信号输出驱动电压;第二时钟信号和第一时钟信号互为差分时钟信号;采样电路与电荷泵主体电路的输出端相连,根据驱动电压生成采样电压;反馈电路的输入端与采样电路的输出端相连,根据采样电压和预设参考电压调整反馈信号,当采样电压小于预设参考电压时,反馈电路增大反馈信号,当采样电压大于预设参考电压时,反馈电路减小反馈信号。与传统电荷泵电路相比,本实用新型的电荷泵电路能大幅提升输出电流,并减小输出纹波。
- 一种电荷电路
- [发明专利]一种电压转换电路-CN201510523098.3有效
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陈晓璐;胡洪
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北京兆易创新科技股份有限公司
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2015-08-24
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2018-04-17
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H02M3/07
- 本发明公开了一种电压转换电路,包括一阶电荷泵,包括输入端、输出端、正向时钟控制端和反向时钟控制端,所述一阶电荷泵用于在正向时钟控制端和反向时钟控制端所提供时钟信号的控制下,形成输出电压从所述输出端输出,为负载提供电压;负反馈环路,包括电源端、电压反馈端和反馈输出端,所述电压反馈端与所述一阶电荷泵的输出端相连,用于根据所述输出电压调整所述电源端输入的源电压,以形成反馈电压,从所述反馈输出端输出至所述一阶电荷泵的输入端本发明实施例通过负反馈环路控制一阶电荷泵的输入电压以及时钟信号的幅值,将一阶电荷泵的输入端电压传递到输出端,从而形成稳定的输出电压。
- 一种电压转换电路
- [实用新型]一种电压转换电路-CN201520642327.9有效
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陈晓璐;胡洪
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北京兆易创新科技股份有限公司
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2015-08-24
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2015-12-09
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H02M3/07
- 本实用新型公开了一种电压转换电路,包括:一阶电荷泵,包括输入端、输出端、正向时钟控制端和反向时钟控制端,所述一阶电荷泵用于在正向时钟控制端和反向时钟控制端所提供时钟信号的控制下,形成输出电压从所述输出端输出,为负载提供电压;负反馈环路,包括电源端、电压反馈端和反馈输出端,所述电压反馈端与所述一阶电荷泵的输出端相连,用于根据所述输出电压调整所述电源端输入的源电压,以形成反馈电压,从所述反馈输出端输出至所述一阶电荷泵的输入端本实用新型实施例通过负反馈环路控制一阶电荷泵的输入电压以及时钟信号的幅值,将一阶电荷泵的输入端电压传递到输出端,从而形成稳定的输出电压。
- 一种电压转换电路
- [发明专利]时钟倍频器-CN202010810514.9有效
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郑元博;张宝树
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新唐科技股份有限公司
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2020-08-13
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2023-05-05
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H03L7/085
- 本发明提供了一种时钟倍频器。时钟倍频器包括延迟线、输出时钟发生器以及延迟控制器。延迟线接收输入时钟,并且依据多比特的选择信号群对输入时钟进行延迟以提供多个延迟时钟以及反馈时钟。输出时钟发生器对输入时钟以及部分的所述多个延迟时钟进行逻辑运算以产生输出时钟。输出时钟的频率是输入时钟的频率的整数倍。延迟控制器依据输入时钟以及反馈时钟之间的时序延迟调整选择信号群,藉以使反馈时钟的转变点逼近输入时钟的转变点。
- 时钟倍频器
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