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[发明专利]基于GPGPU和多核CPU硬件的高性能元基因组数据分析系统-CN201210055384.8无效
发明人：宁康;苏晓泉;徐健 -专利权人：宁康;苏晓泉;徐健
申请日： 2012-03-06 - 公布日： 2013-09-18 - 主分类号： G06F19/10 文献下载
摘要：“基于GPGPU和多核CPU硬件的高性能元基因组数据分析系统”是针对传统计算机无法满足海量元基因组数据分析要求，根据元基因组数据处理中海量数据可并行处理的特点，提出一种基于GPGPU(通用并行处理器)和多核CPU硬件的、软硬件方法相结合的计算分析系统。其特点是(1)高性能并行计算和存储硬件系统，(2)高性能、统一的、可配置的软件平台。基于GPGPU硬件的元基因组序列处理可以显著提高元基因组数据分析效率。
基于 gpgpu 多核 cpu 硬件性能基因组数据分析系统

[发明专利]一种基于人工智能的多维并行处理方法、系统、设备和可读存储介质-CN202111203399.X在审
发明人：卞正达;李永彬;柳泓鑫 -专利权人：北京潞晨科技有限公司
申请日： 2021-10-15 - 公布日： 2022-02-11 - 主分类号： G06F9/50 文献下载
摘要：本申请属于人工智能领域，涉及一种基于人工智能的多维并行处理系统和方法。训练过程中，通过数据并行，自动管理待处理数据，将待处理数据分配到硬件处理器上；序列并行，对数据进行切分和分配，将每个待处理数据放到多个处理器；流水并行，将模型分成多段，各段部署在不同的硬件处理器，并按模型顺序串接，以及多维模型并行，对调度到所述处理器的所述待处理数据的训练模型执行网络模型划分，将训练模型调度至多个所述处理器中，优化器对模型的参数进行更新完成训练过程。在推理过程中，也采用上述的资源调度和多维并行技术。通过在AI模型训练和推理过程中引入多维并行处理，降低AI对计算资源的消耗，提升人工智能部署效率并最小化部署成本。
一种基于人工智能多维并行处理方法系统设备可读存储介质

[发明专利]一种任务处理方法、装置、设备及介质-CN202111336113.5有效
发明人：郑俊飞;徐江波;母文道;任明刚 -专利权人：苏州浪潮智能科技有限公司
申请日： 2021-11-12 - 公布日： 2022-02-18 - 主分类号： G06F9/50 文献下载
摘要：本申请公开了一种任务处理方法、装置、设备及介质，该方法包括：获取多个待处理任务；多个待处理任务对应多个缓冲区管理请求集合；为缓冲区管理请求集合创建对不同处理环节的信息进行存储的不同存储队列，得到与多个缓冲区管理请求集合对应的多个存储队列集合；硬件并行处理多个待处理任务，流水线式并行处理缓冲区管理请求集合中的不同缓冲区管理请求，利用存储队列集合中的不同存储队列对相应处理环节的信息进行存储。通过上述方法由软硬件协同处理任务，减少了软件的使用，降低了处理器的使用率，另外硬件并行处理任务，流水线式并行处理任务中的各个请求，提高了缓冲区管理算法的性能，进一步提高了任务处理的速度。
一种任务处理方法装置设备介质

[发明专利]基于多核CPU和GPGPU硬件的高通量测序数据质量控制系统-CN201210478392.3有效
发明人：周茜;宁康;苏晓泉;徐健 -专利权人：中国科学院青岛生物能源与过程研究所
申请日： 2012-11-22 - 公布日： 2014-06-04 - 主分类号： G06F19/20 文献下载
摘要：“基于多核CPU和GPGPU硬件的高通量测序数据质量控制系统”是针对传统计算机无法满足对海量高通量测序数据进行质量控制的分析要求，根据高通量测序数据处理中海量数据可并行处理的特点，提出一种基于多核CPU和GPGPU(通用并行处理器)硬件的、软硬件方法相结合的计算分析系统。基于多核CPU和GPGPU硬件的高通量测序数据质量控制系统的主要模块包括：多核CPU和GPGPU计算机以及统一的软件平台。其特点是(1)高性能并行计算和存储硬件系统，(2)高性能、统一的、可配置的软件平台。基于多核CPU和GPGPU硬件的高通量测序数据质量控制处理可以显著提高高通量测序数据质量控制的分析效率。
基于多核 cpu gpgpu 硬件通量序数质量控制系统

[发明专利]毫米波OFDM通信系统中时序控制并行处理方法及装置-CN201810376889.1在审
发明人：黄永明;范特;徐家辉 -专利权人：东南大学
申请日： 2018-04-25 - 公布日： 2018-10-16 - 主分类号： H04B1/00 文献下载
摘要：本发明提出了一种适用于毫米波OFDM通信系统的时序控制并行处理方法及装置，该方法用于毫米波OFDM系统硬件实现系统设计中。时序控制并行处理方法，在基带数据处理之前根据帧头和帧格式生成时序控制信号，通过时序控制信号，严格控制基带数据各模块处理过程。数据传输中采用以OFDM符号块为单位的并行处理方法，并行各路数据处理相互独立。该方法通过时序控制信号来控制基带处理中各模块执行，能有效降低模块之间因数据存储转换对硬件内存资源的消耗；同时以OFDM符号块为单位进行并行处理，能有效降低基带处理FPGA时钟需求和系统复杂度。
并行处理时序控制信号毫米波时序控制基带处理基带数据处理硬件实现系统系统复杂度基带数据模块处理模块执行内存资源数据处理数据传输数据存储帧格式帧头并行消耗转换

[发明专利]一种广播信号的多路并行生成方法-CN201911138720.3有效
发明人：田剑豪;杨文;龚晓峰 -专利权人：成都大公博创信息技术有限公司
申请日： 2019-11-20 - 公布日： 2022-04-19 - 主分类号： H04L27/12 文献下载
摘要：本发明公开了一种广播信号的多路并行生成方法，包括以下步骤：S1：确定生成信号的总数量N，规划载波频率；S2：确定信号源S3：对信号进行FM调制，输出调制信号；S4：为各路调制信号分配通道号；S5：将各路调制信号输入多路并行实时处理模块，经处理后输出多路并行信号；S6：多路并行信号输入合路模块生成合路信号；S7：对合路信号进行移频调制。本发明针对广播频段的多信号并存场景提供了一种广播信号的多路并行生成方法，该方法可基于单个硬件平台，以较低的硬件成本，实现128个调频广播信号的并行实时生成，有效地降低硬件成本，降低设计的复杂程度。
一种广播信号并行生成方法

[发明专利]基于FAST协议的万兆通信数据的并行解析方法及装置-CN202110974929.4在审
发明人：郭高攀 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2021-08-24 - 公布日： 2021-11-23 - 主分类号： H04L29/06 文献下载
摘要：基于FAST协议的万兆通信数据的并行解析方法及装置，能够避免串行处理方式对数据延迟带来巨大的延迟，实现硬件并行加速，让客户以更快的方式获取交易所的第一手信息，抢占市场先机，为客户创造利润。用FPGA处理芯片搭建一个硬件并行处理系统，方法包括：(1)开始；(2)数据接收：以156.25M Hz的频率接收到16个字节的数据；(3)并行数据解码，并行流水作业方式以156.25M Hz的频率输出
基于 fast 协议通信数据并行解析方法装置

[发明专利]一种大规模染色阵列性能检测评价方法-CN201911147107.8在审
发明人：聂曌;田泽;马城城;秦翔;刘晖;张琛 -专利权人：中国航空工业集团公司西安航空计算技术研究所
申请日： 2019-11-21 - 公布日： 2020-04-21 - 主分类号： G16B99/00 文献下载
摘要：本方法提出染色阵列总体性能评价、硬件处理性能、软件接口性能、并行处理性能和典型应用处理性能四种维度的性能指标，分别通过染色阵列总体性能评价任务快、硬件处理性能检测任务块、软件接口性能检测任务块、并行处理性能检测任务块和典型应用处理性能检测任务块实现创造性地提出染色阵列总体性能评价，通过硬件处理性能、软件接口性能、并行处理性能和典型应用处理性能四个维度，来检测评价大规模染色阵列的处理性能。
一种大规模染色阵列性能检测评价方法

[发明专利]信号处理并行计算软件的动态重配置方法-CN201210450556.1有效
发明人：蔡志明;王希敏;幸高翔;姜可宇;周航;游波 -专利权人：中国人民解放军海军工程大学
申请日： 2012-11-12 - 公布日： 2013-02-13 - 主分类号： G06F9/50 文献下载
摘要：本发明公开了一种信号处理并行计算软件的动态重配置方法，其包括两个步骤：首先是软件架构图配置与生成，通过计算任务图与并行处理系统硬件特征模型的最优匹配，生成软件架构图；然后是软件架构图分布，针对实际处理器数量与拓扑结构，将配置好的软件架构图分布到实际并行处理系统的各个处理器上。并行处理系统硬件特征包括处理器的内部层次结构和存储结构、处理器计算性能、以及处理器之间通信网络的通信带宽。与现有技术相比，本发明的信号处理并行计算软件重配置方法，是在系统执行时动态分布计算任务到多核处理器，以实现自适应变粒度并行计算，因而，能够实现在线的计算弹性。
信号处理并行计算软件动态配置方法

[实用新型]一种可重构边缘计算模块-CN202221477157.X有效
发明人：宋俊霖;周宏林;蒲晓珉 -专利权人：东方电气集团科学技术研究院有限公司
申请日： 2022-06-14 - 公布日： 2022-10-18 - 主分类号： G06F15/17 文献下载
摘要：本实用新型公开了一种可重构边缘计算模块，包括应用处理器、高实时处理器、数字信号处理器和可编程逻辑单元，应用处理器、数字信号处理器通过并行总线连接至各自独立内存，应用处理器、高实时处理器、数字信号处理器分别通过并行总线连接至可编程逻辑单元，应用处理器与数字信号处理器通过PCIe总线连接，应用处理器与高实时处理器通过并行总线或高速串行总线连接；应用处理器、高实时处理器、数字信号处理器通过通用总线与硬件外设连接。本实用新型可根据不同工业场景需要，重构逻辑单元，实现不同功能硬件电路；同一硬件平台可满足不同工业场景下对边缘计算模块的需求，便于软硬件标准化管理，模块软硬件可裁剪，实现功能与功耗的最优组合。
一种可重构边缘计算模块

[发明专利]深度学习引擎并行处理数据方法、装置、设备及储存介质-CN202010114094.0在审
发明人：李远超;蔡权雄;牛昕宇 -专利权人：深圳鲲云信息科技有限公司
申请日： 2020-02-25 - 公布日： 2020-04-03 - 主分类号： G06F9/50 文献下载
摘要：本申请实施例公开了一种深度学习引擎并行处理数据方法、装置、设备及储存介质，本申请公开了一种深度学习引擎并行处理数据方法，该方法包括：获取存储的多个数据集、参数集和偏置集；对所述多个数据集分流为多个节点数据集；基于所述参数集对所述多个节点数据集进行预处理；基于多个计算引擎根据所述参数集和偏置集对多个节点数据集进行同时计算以并行输出多个计算结果。本申请实施例提供的一种深度学习引擎并行处理数据方法，在硬件数据流架构引入多引擎加速方法，减少器件的资源浪费，加快了AI的数据流硬件加速计算，对数据集进行多输入多输出的数据流AI硬件加速。
深度学习引擎并行处理数据方法装置设备储存介质

[发明专利]一种基于异构平台的多种并行错误检测系统-CN201510468604.3有效
发明人：张为华;余时强 -专利权人：复旦大学
申请日： 2015-08-04 - 公布日： 2017-11-10 - 主分类号： G06F15/163 文献下载
摘要：本发明属于并行处理器技术领域，具体涉及一种基于异构处理平台的多种并行错误检测系统。本发明主要利用异构平台上通用图形处理器强大的并行计算能力与可编程性，来同时检测主流的多种并行错误，包括数据竞争，原子性违背和顺序违背。设计复杂度方面，本发明只需要较平滑的硬件复杂度，并且不需要改变片上关键路径（如高速缓存或者缓存一致性）的逻辑，只添加访存收集模块和访存预处理模块，分别来收集可能导致并行错误的访存指令和提供错误检测的相关信息，错误检测的算法则利用通用图形处理器来实现高度并行。本发明提供的硬件架构能够在程序运行过程中发现并行错误，并且只带来很小的运行开销。
一种基于平台多种并行错误检测体系架构

[发明专利]确定并行双蝶算快速傅立叶变换处理器结构的方法-CN03141540.7无效
发明人：田继锋;姜海宁;宋文涛;罗汉文;张海滨 -专利权人：上海交通大学
申请日： 2003-07-10 - 公布日： 2004-02-25 - 主分类号： H04J11/00 文献下载
摘要：一种确定并行双蝶算快速傅立叶变换处理器结构的方法，属于信息技术领域。本发明对快速傅立叶变换处理器中的核心单元——蝶算单元进行改进，得到并行双蝶算处理方法，首先进行并行蝶算处理，即将蝶算处理中只含加法器的处理与既含乘法器又含加法器的处理并行进行，得到并行蝶算结构，然后进行双蝶算处理，即将蝶算单元的输入按照所对应旋转因子进行分组处理，再对输入数据按照蝶算处理中是否含有乘法器分两个蝶算处理单元进行处理，得到并行双蝶算快速傅立叶变换处理器结构。本发明有效地提高了快速傅立叶变换处理器的运算速度，占用较少的硬件资源，尤其是乘法器资源，从而较好地解决了快速傅立叶变换处理器中的运算速度和硬件耗用量之间的矛盾。
确定并行双蝶算快速傅立叶变换处理器结构方法

[发明专利]一种基于混合并行的卷积计算装置-CN202110461840.8在审
发明人：谢逍如;秦子迪;林军 -专利权人：南京风兴科技有限公司
申请日： 2021-04-27 - 公布日： 2021-06-18 - 主分类号： G06F17/15 文献下载
摘要：本申请公开了一种基于混合并行的卷积计算装置，包括输入单元，仿真单元，片上处理器包括多个并行的处理单元，分组控制单元和映射单元。本方案的混合并行卷积计算装置在运行中可以实现计算块大小的可调整，以及通道并行度的可调整，并且，本申请提供的装置可以针对网络形状设计适合的通道并行度，还可以成功应用到硬件上进行加速。按照本方案提出的基于混合并行的卷积计算装置，硬件加速平台可以更好的利用融合数据流，提升加速器整体的计算速度以及能效。
一种基于混合并行卷积计算装置

[发明专利]一种PDSCH信道并行处理及多线程任务动态分配方法-CN202110539753.X在审
发明人：付自刚 -专利权人：成都图迅科技有限公司
申请日： 2021-05-18 - 公布日： 2021-08-13 - 主分类号： G06F9/38 文献下载
摘要：本发明公开了一种PDSCH信道并行处理方法，包括：并行预处理，用于解除PDSCH处理的码块之间的耦合；通过多线程任务分配添加并行任务，多个线程并行处理任务。本发明采用下行PDSCH信号并行处理的方式，提升了处理速度，实现5G系统要求的低时延与大吞吐量，相对于硬件的方式，具有实现简单、灵活性高、白盒设计、容易升级、维护与扩展的优点。
一种 pdsch 信道并行处理多线程任务动态分配方法