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[发明专利]用于提供减少的占空比失真的技术-CN201080055483.5有效
发明人： P·纳加拉简;种燕;宋家康;J·黄 -专利权人：阿尔特拉公司
申请日： 2010-12-15 - 公布日： 2012-09-26 - 主分类号： H03L7/081 文献下载
摘要：反馈环电路包括相位检测器和延迟电路。相位检测器基于延迟的周期信号生成输出信号。延迟电路耦合在使延迟的周期信号延迟的延迟链中。每个延迟电路包括可变延迟块和固定延迟块，二者耦合为形成用于输入信号通过延迟电路以生成延迟的输出信号的至少两个延迟路径。延迟电路中的可变延迟块的延迟基于相位检测器的输出信号而变化。在反馈环电路的操作期间，每个延迟电路基于相位检测器的输出信号，将输入信号重新路由通过延迟路径中的不同路径以生成延迟的输出信号。可变延迟块和固定延迟块中的每个将接收信号反相以生成反相信号。
用于提供减少失真技术

[发明专利]内插器-CN201710187735.3有效
发明人：李永胜 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-03-27 - 公布日： 2020-06-09 - 主分类号： H03K5/134 文献下载
摘要：一种内插器，包括一第一延迟电路、一第二延迟电路以及一可调延迟电路。第一延迟电路将一第一输入信号延迟一固定延迟时间，以产生一第一输出信号。第二延迟电路将一第二输入信号延迟前述的固定延迟时间，以产生一第二输出信号。可调延迟电路将第一输入信号延迟一可调延迟时间，以产生一输出内插信号。可调延迟时间根据第一输出信号、第二输出信号以及输出内插信号而决定。本发明的内插器具有高准确度的特性。
内插

[发明专利]控制电路及操作系统-CN202111552730.9在审
发明人：张恒恺;黄启睿 -专利权人：新唐科技股份有限公司
申请日： 2021-12-17 - 公布日： 2022-07-01 - 主分类号： G06F9/4401 文献下载
摘要：本申请公开了一种控制电路及操作系统，其中，所述控制电路，包括一计时电路以及一电压监控模组。当一唤醒事件发生时，计时电路每隔一固定时间，致能一触发信号。电压监控模组用以监控一操作电压是否达到一预期电压。电压监控模组包括一信号产生电路、一第一延迟电路、一第二延迟电路以及一判断电路。信号产生电路根据触发信号，产生一参考信号。第一延迟电路接收操作电压，并延迟参考信号，用以产生一第一延迟信号。第二延迟电路延迟触发信号，用以产生一第二延迟信号。当唤醒事件发生时，判断电路根据参考信号、第一延迟信号及第二延迟信号，致能一唤醒信号。
控制电路操作系统

[发明专利]具宽频率锁频范围与避免锁相错误的延迟锁相回路电路-CN200910159003.9有效
发明人：黄贤生 -专利权人：钰创科技股份有限公司
申请日： 2009-07-29 - 公布日： 2010-01-13 - 主分类号： H03L7/081 文献下载
摘要：本发明公开一种延迟锁相回路电路，在评估状态时，利用数字的方式，调整具有固定延迟时间的延迟单元的数目，配合模拟方式的电压控制延迟电路，评估出一参考周期信号大约所需的延迟时间。而在锁相状态时，利用在评估状态时所设定延迟单元数目产生的延迟时间，再配合电压控制延迟电路，完成对该参考周期信号锁相的目的。如此便能提高电压控制延迟电路的延迟时间的稳定性。
宽频率锁频范围避免错误延迟回路电路

[发明专利]延迟控制电路及具有该延迟控制电路的存储器装置-CN201911087115.8在审
发明人：金东铉;孙琯琇;黄珍夏 -专利权人：爱思开海力士有限公司
申请日： 2019-11-08 - 公布日： 2020-10-20 - 主分类号： G11C7/22 文献下载
摘要：延迟控制电路及具有该延迟控制电路的存储器装置。一种可以被包括在存储器装置中的延迟控制电路包括：延迟信号发生器，其被配置为通过响应于延迟控制信号而延迟输入信号来生成输出信号；以及延迟信息生成器，其被配置为生成指示输入信号与输出信号之间的输出延迟的延迟信息该延迟控制电路还包括延迟控制信号发生器，该延迟控制信号发生器被配置为基于指示输入信号和输出信号之间的目标延迟的目标延迟信息与基于延迟信息之间的比较结果，来生成用于控制输出延迟的延迟控制信号，并且响应于延迟控制信号而将输出延迟固定为目标延迟
延迟控制电路具有存储器装置

[发明专利]接口电路-CN200710142366.2无效
发明人：饭冢洋一 -专利权人：恩益禧电子股份有限公司
申请日： 2007-08-22 - 公布日： 2008-02-27 - 主分类号： G11C7/10 文献下载
摘要：一种接口电路，包括可变延迟电路和延迟调节电路，用于自动检测DQ信号的数据有效窗口和调节DQS信号的最佳延迟量，以及固定延迟电路，用于将DQ信号延迟一个延迟量t_FIXDLY，满足t_FIXDLY＞t_MINDLY+t_SKEW－t_SETUP，其中可变延迟电路中的最小延迟量是t_MINDLY
接口电路

[发明专利]一种防止错锁的延迟锁相环及其锁相方法-CN201510134324.9在审
发明人：刘成;郭晓锋 -专利权人：西安紫光国芯半导体有限公司
申请日： 2015-03-25 - 公布日： 2015-06-10 - 主分类号： H03L7/085 文献下载
摘要：本发明公开一种防止错锁的延迟锁相环及其锁相方法，延迟锁相环包括延迟链、第一鉴相器、逻辑控制电路、反馈电路、固定延时单元和第二鉴相器；输入时钟信号线连接延迟链、第一鉴相器和第二鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端直接连接第一鉴相器，反馈电路的输出端通过固定延迟单元连接第二鉴相器；第一鉴相器和第二鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链。
一种防止延迟锁相环及其方法

[发明专利]长时延迟电路-CN200810126276.9有效
发明人：吴俊鹏;夏浚;黄贤生 -专利权人：钰创科技股份有限公司
申请日： 2008-07-28 - 公布日： 2008-12-31 - 主分类号： H03K5/13 文献下载
摘要：固定延迟电路，包含信号输入端、延迟信号输出端、电阻电容延迟电路及比较器。信号输入端用以接收输入信号。延迟信号输出端用以输出该输入信号经由延迟预定时间后的信号。电阻电容延迟电路，耦接于该信号输入端，用以接收该输入信号并输出电压信号。比较器包含第一输入端、第二输入端及输出端。比较器的第一输入端耦接于该电阻电容延迟电路，用以接收该电压信号。比较器的输出端，耦接于该延迟信号输出端。比较器根据该参考电压与该电压信号，经由该比较器的输出端，输出比较的结果以作为延迟信号。从而克服了现有技术中因反相器制程而导致延迟时间差异的缺点，使长时延迟电路能提供固定的延迟时间。
延迟电路

[发明专利]信号陷波、记录介质重放、以及信号提取设备与方法-CN97114829.5无效
发明人：金子雅保;三上勉 -专利权人：索尼公司
申请日： 1997-05-31 - 公布日： 2003-07-09 - 主分类号： H04B3/00 文献下载
摘要：在信号陷波设备中，把从视频盒式磁带再现的重放信号直接供给减法器，同时送至固定延迟电路和可变延迟电路以便在此延迟一预定时间。已延迟信号也供给减法器，然后减法器减去已延迟的来自再现重放信号的信号并输出该减法结果。固定延迟电路的延迟时间设为对应于所要的待陷波FM信号的载波中心频率。同时可变延迟电路的延迟时间设为对应于由解调所要陷波的FM信号而得到的信号。这样可陷去所要FM信号而不影响其它FM信号。
信号陷波记录介质重放以及提取设备方法

[发明专利]内建于芯片内的测量抖动的装置与方法-CN201510463818.1有效
发明人：周培源;王进贤;张永嘉 -专利权人：智原科技股份有限公司
申请日： 2015-07-31 - 公布日： 2019-06-18 - 主分类号： H03K5/14 文献下载
摘要：本发明提供一种测量抖动的装置，该装置包含第一延迟电路、第二延迟电路与控制电路。第一延迟电路用以对输入信号进行初步相位延迟，以产生延迟后的输入信号。第二延迟电路搭配与第一延迟电路使用以微调延迟后的输入信号的相位延迟。控制电路用以控制并调整第一、第二延迟电路的延迟量、根据第一延迟电路的延迟单元的单位延迟量与第二延迟电路的延迟单元的单位延迟量来微调延迟后的输入信号的延迟量、以及根据第一延迟电路的调整结果与第二延迟电路的调整结果
建于芯片测量抖动装置方法

[发明专利]时钟同步延迟控制电路-CN97110801.3有效
发明人：户田春希 -专利权人：东芝株式会社
申请日： 1997-04-23 - 公布日： 2003-12-24 - 主分类号： G06F13/00 文献下载
摘要：一种时钟同步延迟控制电路，该电路能在使内部时钟同步、进行数据传送的系统中，使该内部时钟与外部时钟正确同步。外部时钟CK经由缓冲器，变为具有偏离D1的内部时CLK。该内部时钟CLK通过经由具有延迟量A的延迟电路32、形成延迟量2×Δ的延迟单元阵列33-1～33-n以及具有延迟量D2的延迟电路34，变成校正内部时钟CK’，与外部时钟CK同步。各延迟单元具备状态保持部；前向脉冲经过的延迟单元，固定维持于状态保持部所定的状态。由此，可正确形成延迟量2×Δ。
时钟同步延迟控制电路

[发明专利]时钟同步延迟控制电路-CN02140316.3无效
发明人：户田春希 -专利权人：东芝株式会社
申请日： 1997-04-23 - 公布日： 2003-01-08 - 主分类号： G06F13/00 文献下载
摘要：一种时钟同步延迟控制电路,该电路能在使内部时钟同步、进行数据传送的系统中,使该内部时钟与外部时钟正确同步。外部时钟CK经由缓冲器,变为具有偏离D1的内部时CLK。该内部时钟CLK通过经由具有延迟量A的延迟电路32、形成延迟量2×Δ的延迟单元阵列33－1～33－n以及具有延迟量D2的延迟电路34,变成校正内部时钟CK’,与外部时钟CK同步。各延迟单元具备状态保持部;前向脉冲经过的延迟单元,固定维持于状态保持部所定的状态。由此,可正确形成延迟量2×Δ。
时钟同步延迟控制电路

[发明专利]矩阵变换器控制装置及电力变换系统-CN201980014653.6在审
发明人：今村胜幸 -专利权人：松下半导体解决方案株式会社
申请日： 2019-02-20 - 公布日： 2020-10-09 - 主分类号： H02M5/297 文献下载
摘要：矩阵变换器控制装置具备与多个输入PWM信号的逻辑的变化定时对应的多个延迟电路，该多个输入PWM信号用来控制矩阵变换器所具有的多个开关元件的接通及断开。多个延迟电路具体而言是第一延迟电路(61)、第二延迟电路(62)、第三延迟电路(63)、第四延迟电路(64)及第五延迟电路(65)。多个延迟电路中的各个延迟电路在与该延迟电路对应的变化定时使输入PWM信号延迟对于该延迟电路设定的延迟量并输出。
矩阵变换器控制装置电力变换系统

[发明专利]时钟生成电路-CN200510092301.2无效
发明人：高山克彦 -专利权人：恩益禧电子股份有限公司
申请日： 2005-08-26 - 公布日： 2006-03-01 - 主分类号： H03K5/14 文献下载
摘要：提供一种时钟生成电路，具有：第一延迟电路列，具有多级延迟电路，对输入的信号的延迟进行测定；和延迟再现用的第二延迟电路列，被配置成相对于上述第一延迟电路列、信号传播方向呈相反方向，并具有多级延迟电路，根据从在第一延迟电路列中检出了延迟的位置的延迟电路输出的信号，在与检出了上述延迟的位置对应的、上述第二延迟电路列的延迟电路中，将延迟电路的输出端子反馈给输入端子，构成闭环，从而构成环形振荡电路，环形振荡电路的振荡输出，从第二延迟电路列的输出端子取出。在第一延迟电路列的前级，具有根据控制信号对与输入信号相对的输出信号的相位进行可变控制的相位内插器，第一延迟电路列，测定相位内插器的输出信号的相位差。
时钟生成电路

[发明专利]延迟闩锁环电路-CN200580013381.6无效
发明人：前田贤吾;谷川明;西山增治;大堀庄一;平野诚;高岛洋;的场伸次;浅野正通 -专利权人：夏普株式会社;凸版印刷株式会社
申请日： 2005-02-09 - 公布日： 2007-08-08 - 主分类号： G11C16/32 文献下载
摘要：本发明的延迟闩锁环(DLL)电路具有相当于内部时钟对外部时钟的延迟的虚拟延迟电路(200)，包含利用延迟量调整信号调整延迟量的粗延迟电路(400)和细延迟电路(500)的可变延迟附加电路，与经内部时钟和可变延迟附加电路及虚拟延迟输入的延迟时钟进行相位比较并向可变延迟附加电路输出延迟量调整信号的相位比较电路作为脉冲串开始时的初始化模式，使在内部时钟的1个时钟周期之间调定成逻辑‘1’的第1信号通过上述虚拟延迟输入可变延迟附加电路，利用可变延迟附加电路，在内部时钟的1个时钟周期结束之前检测第1信号的逻辑‘1’的持续定时，通过根据持续定时设定粗延迟电路的延迟量来对可变延迟附加电路的延迟量进行初始设定。
延迟闩锁环电路

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