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[发明专利]单相位点电路的装置和方法-CN201710019444.3有效
发明人： S·M·比库伊 -专利权人：美国亚德诺半导体公司
申请日： 2017-01-12 - 公布日： 2019-11-15 - 主分类号： G04F10/00 文献下载
摘要：本文提供了用于单相点电路的装置和方法。在某些实施方式中，单相点电路响应于单相时钟信号的时钟边沿将点从输入传播到输出。单相点电路保持该点大约一个时钟周期，从而相对于保持大约半个时钟周期的点的多相点电路提供更高的最大工作频率。两个或更多个单相点电路可以在环中电连接以作为点分离器操作。单相点电路可以用于响应于时钟边缘将使用一个或零表示的点从一个点电路前进到下一个。在某些实现中，随着光点前进，单相点电路经由反馈元件从其输入清除该点。
相位电路装置方法

[发明专利]一种基于TSPC的高速鉴频鉴相电路及锁相环-CN202310198694.3在审
发明人：周秀程;李伟;苏晓东 -专利权人：芯动微电子科技（武汉）有限公司
申请日： 2023-03-03 - 公布日： 2023-06-06 - 主分类号： H03L7/085 文献下载
摘要：鉴频鉴相电路包括第一真单相时钟D触发器、第二真单相时钟D触发器、复位信号产生模块和延迟模块；第一真单相时钟D触发器用于输出UP信号和UPb信号；第二真单相时钟D触发器用于输出DN信号和DNb信号；复位信号产生模块用于根据UPb信号和DNb信号生成第一复位信号R1；延迟模块用于根据延迟控制信号，对将第一复位信号R1进行延迟的时长进行控制，得到第二复位信号R2输出至第一真单相时钟D触发器和第二真单相时钟D触发器的复位端。
一种基于 tspc 高速鉴频鉴相电路锁相环

[发明专利]对时钟信号进行分频的方法和设备-CN200680026440.8有效
发明人：林峰 -专利权人：美光科技公司
申请日： 2006-07-17 - 公布日： 2008-07-23 - 主分类号： G06F1/06 文献下载
摘要：本发明提供一种真单相逻辑时钟分频器(20)，其经配置以将时钟信号(46)以二、三、四或六的增量进行分频。因为所述真单相逻辑时钟分频器(20)是基于真单相逻辑而不是静态逻辑，所以所述真单相逻辑时钟分频器(20)能够可靠地对不能由时钟分频器基于静态逻辑门可靠地分频的时钟信号(46)进行分频。
时钟信号进行分频方法设备

[发明专利]一种基于单相位时钟的抗辐射触发器电路结构-CN201510346149.X有效
发明人：夏冰冰;孙强;吴军;刘鸿瑾;杨桦;吴一帆 -专利权人：北京控制工程研究所
申请日： 2015-06-19 - 公布日： 2018-02-09 - 主分类号： H03K3/02 文献下载
摘要：一种基于单相位时钟的抗辐射触发器电路结构，包括时钟生成模块、数据滤波模块、第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块、第一DICE加固模块、第二DICE加固模块本发明触发器电路结构采用单相时钟技术，与现有的触发器技术相比，不仅节省了面积开销并降低功耗，而且避免了主从结构触发器中的时序冗余，提升触发器的时序性能，另外本发明触发器电路结构采用混合DICE+TMR结构
一种基于相位时钟辐射触发器电路结构

[发明专利]一种高速低功耗四/五预分频器-CN201810458057.4在审
发明人：魏启迪;朱晓锐;章国豪 -专利权人：广东工业大学
申请日： 2018-05-14 - 公布日： 2018-07-24 - 主分类号： H03K23/00 文献下载
摘要：本发明公开了一种高速低功耗四/五预分频器，包括：第一级真单相时钟触发器DFF1、第二级真单相时钟触发器DFF2、第三级真单相时钟触发器DFF3、或非门N1、NMOS晶体管M1和NMOS晶体管M2；或非门N1的输出端与NMOS晶体管M2的栅极连接；第二NMOS晶体管M2的漏极与NMOS晶体管M1的源极连接；第一级真单相时钟触发器DFF1的输出端与NMOS晶体管M1的栅极连接；NMOS晶体管M1的漏极连接至第二级真单相时钟触发器DFF2的第二主锁存器输出端与第二从锁存器之间；第二级真单相时钟触发器DFF2的输出端通过非门N2与第三级真单相时钟触发器DFF2的输入端连接；第三级真单相时钟触发器DFF2的输出端通过非门N3连接或非门
单相时钟触发器输出端或非门第三级输入端连接预分频器栅极连接低功耗第一级非门漏极从锁存器控制信号源极连接主锁存器输入端

[实用新型]一种高速低功耗四/五预分频器-CN201820713404.9有效
发明人：魏启迪;朱晓锐;章国豪 -专利权人：广东工业大学
申请日： 2018-05-14 - 公布日： 2018-12-28 - 主分类号： H03K23/00 文献下载
摘要：本实用新型公开了一种高速低功耗四/五预分频器，包括：第一级真单相时钟触发器DFF1、第二级真单相时钟触发器DFF2、第三级真单相时钟触发器DFF3、或非门N1、NMOS晶体管M1和NMOS晶体管M2；或非门N1的输出端与NMOS晶体管M2的栅极连接；第二NMOS晶体管M2的漏极与NMOS晶体管M1的源极连接；第一级真单相时钟触发器DFF1的输出端与NMOS晶体管M1的栅极连接；NMOS晶体管M1的漏极连接至第二级真单相时钟触发器DFF2的第二主锁存器输出端与第二从锁存器之间；第二级真单相时钟触发器DFF2的输出端通过非门N2与第三级真单相时钟触发器DFF2的输入端连接；第三级真单相时钟触发器DFF2的输出端通过非门N3连接或非门
单相时钟触发器输出端或非门第三级输入端连接预分频器栅极连接低功耗第一级非门漏极本实用新型从锁存器控制信号源极连接主锁存器输入端

[实用新型]一种基于卫星授时的单相电表时钟调校工装-CN202220835141.5有效
发明人：刘媛媛;王蕾;彭勇 -专利权人：深圳友讯达科技股份有限公司
申请日： 2022-04-12 - 公布日： 2022-07-19 - 主分类号： G05B19/042 文献下载
摘要：本实用新型公开一种基于卫星授时的单相电表时钟调校工装，涉及智能电表技术领域，解决了智能电表时钟调校装置成本高，不方便在高低温环境下进行批量调测的技术问题。该工装包括表架、主控模块和上位机；所述表架位于高低温箱内，能够装载多台单相电表；所述表架、主控模块均与所述上位机通信连接；所述主控模块能够接收卫星授时信号，作为所述单相电表进行时钟校准的基准源；所述主控模块采集多台所述单相电表的时钟秒脉冲信号，通过与所述卫星授时信号比对进行多台所述单相电表的时钟校准。本实用新型通过表架装载不同数量的单相电表，便于批量化调测，还通过高低温箱设定环境温度，降低调测成本，以卫星授时信号为基准源确保调校的精确性。
一种基于卫星授时单相电表时钟调校工装

[实用新型]鉴频器-CN201020636088.3无效
发明人：全勇;武国胜 -专利权人：四川和芯微电子股份有限公司
申请日： 2010-12-01 - 公布日： 2011-06-15 - 主分类号： H03L7/08 文献下载
摘要：一种鉴频器，包括一多相时钟产生单元、一连接多相时钟产生单元的采样单元及一连接采样单元的数字逻辑单元，所述多相时钟产生单元接收一输入的单相时钟，并将单相时钟转换为多相时钟，所述采样单元接收一输入的随机数据，并利用多相时钟产生单元产生的多相时钟对随机数据进行采样，所述随机数据的每一数据位根据多相时钟的相数被分为多个采样区间，所述数字逻辑单元对采样单元输出的采样值进行逻辑分析，确定每一采样值落入的采样区间，并根据相邻两个时刻的采样值对应的采样区间的变化输出一用于指示随机数据相对于单相时钟频率高低的指示信号。
鉴频器

[发明专利]单相时钟分频器电路和锁相环电路-CN201710370989.9在审
发明人：薛盘斗 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2017-05-23 - 公布日： 2018-12-07 - 主分类号： H03K23/66 文献下载
摘要：一种单相时钟分频器电路和锁相环电路，所述单相时钟分频器电路包括：第一触发器和第二触发器和分频控制单元；第一触发器和第二触发器互为前级输出单元；所述第二触发器的输出时钟信号作为所述单相时钟分频器电路的输出端；所述分频控制单元，包括第七NMOS管和第八NMOS管；所述第七NMOS管的栅端与所述第一触发器的反相输出时钟信号耦接；所述第七NMOS管的源端与所述第八NMOS管的漏端耦接；所述第七NMOS管的漏端与所述第二触发器耦接上述的方案，可以简化单相时钟分频器电路的结构，并降低功耗。
分频器电路单相时钟耦接第二触发器第一触发器输出时钟信号锁相环电路分频漏端源端栅端降低功耗控制信号输出单元输出端地线反相前级

[发明专利]鉴频器及实现鉴频的方法-CN201010567079.8有效
发明人：全勇;武国胜 -专利权人：四川和芯微电子股份有限公司
申请日： 2010-11-30 - 公布日： 2011-03-30 - 主分类号： H03L7/08 文献下载
摘要：一种鉴频器，包括一多相时钟产生单元、一连接多相时钟产生单元的采样单元及一连接采样单元的数字逻辑单元，所述多相时钟产生单元接收一输入的单相时钟，并将单相时钟转换为多相时钟，所述采样单元接收一输入的随机数据，并利用多相时钟产生单元产生的多相时钟对随机数据进行采样，所述随机数据的每一数据位根据多相时钟的相数被分为多个采样区间，所述数字逻辑单元对采样单元输出的采样值进行逻辑分析，确定每一采样值落入的采样区间，并根据相邻两个时刻的采样值对应的采样区间的变化输出一用于指示随机数据相对于单相时钟频率高低的指示信号。
鉴频器实现方法

[实用新型]带温度补偿时钟模块的单相费控智能电能表-CN201020545691.0无效
发明人：李中泽 -专利权人：武汉盛帆电子股份有限公司
申请日： 2010-09-28 - 公布日： 2011-04-13 - 主分类号： G07F15/06 文献下载
摘要：本实用新型涉及一种单相费控电能表，提供一种带有温度补偿时钟模块的单相费控智能电能表，包括与电能表基本功能模块相连的单片机中央处理单元，所述单片机中央处理单元与时钟模块电路相连。本实用新型由时钟模块完成温度测量和时钟输出，通过单片机中央处理单元进行时钟补偿，采用时钟模块电路和单片机程序配合的高精度时钟代替进口的时钟芯片，降低智能电能表成本。同时，相对于采用由单片机计算软时钟的时钟方式，可以保证温度变化时的时钟精度。
温度补偿时钟模块单相智能电能表

[实用新型]一种高速低功耗的真单相时钟2/3双模预分频器-CN201120539252.3有效
发明人：吴建辉;吉新村;李红;张萌;朱贾峰;王子轩;黄福清 -专利权人：东南大学
申请日： 2011-12-21 - 公布日： 2012-09-19 - 主分类号： H03K23/44 文献下载
摘要：本实用新型公开了一种高速低功耗的真单相时钟2/3双模预分频器，包括六级动态反相器，第一级、第二级、第三极动态反相器串联构成真单相时钟结构的D触发器DFF1，第四级、第五级、第六级动态反相器串联构成真单相时钟结构的本实用新型提供的高速低功耗的真单相时钟2/3双模预分频器，去除了传统真单相时钟2/3双模预分频器结构中的与门和或门，直接将第一个D触发器的输出送入第二个D触发器中的第五级动态反相器，控制第五级动态反相器对节点P2的预充电，达到将2/3双模预分频器输出高电平多延迟一个时钟周期，从而实现三分频操作，提高了2/3双模预分频器三分频时的工作速度。
一种高速功耗单相时钟双模分频器

[实用新型]兼容两种时钟的单相电能表-CN201220157346.9有效
发明人：向小华;李万宏 -专利权人：深圳市航天泰瑞捷电子有限公司
申请日： 2012-04-13 - 公布日： 2012-12-12 - 主分类号： G01R22/10 文献下载
摘要：本实用新型适用于电能计量领域，提供了一种兼容两种时钟的单相电能表；包括：第一时钟芯片，第二时钟芯片，用于读取第一时钟芯片和第二时钟芯片的内部地址单元的读写操作模块，用于将读写操作模块读出的时钟数据与设定的阈值进行比较的判断比较模块，以及用于根据比较结果判断是哪一种时钟的控制模块。本实用新型提供的兼容两种时钟的单相电能表可自动识别采用的是RX-8025时钟芯片还是RX-8025T时钟芯片，有利于根据需要来灵活更改器件；降低硬件开发成本，便于管理和维护。
兼容时钟单相电能表

[发明专利]一种单相时钟双边沿D触发器-CN201811367937.7有效
发明人：张春茗;王梦海 -专利权人：西安邮电大学
申请日： 2018-11-16 - 公布日： 2022-11-04 - 主分类号： H03K3/012 文献下载
摘要：本发明公开了一种单相时钟双边沿D触发器，包括：上升沿触发电路1、下降沿触发电路2、两个反相器和两输入与非门电路3。在Cadence环境下，采用UMC 28nmCMOS工艺，对本发明的单相时钟双边沿D触发器进行模拟仿真，仿真结果表明该电路既能在时钟信号的上升沿和下降沿完成数据的正确采样传输，又具有快的响应速度，低的能耗延时积该单相时钟双边沿D触发器电路结构简单，晶体管数目少，是一种性能良好的双边沿D触发器，在高速率、低功耗的数字处理系统中具有广泛的应用前景。
一种单相时钟双边触发器

[发明专利]一种单相时钟传输管绝热逻辑电路及全加器和5-2压缩器-CN201010286339.4无效
发明人：胡建平;苏丽;余晓颖;邬杨波;张卫强 -专利权人：宁波大学
申请日： 2010-09-19 - 公布日： 2011-01-19 - 主分类号： H03K19/08 文献下载
摘要：本发明公开了一种单相时钟传输管绝热逻辑电路，特点是包括逻辑赋值电路和能量恢复电路，能量恢复电路由两个pMOS管即第一pMOS管和第二pMOS管构成，第一pMOS管的源极和第二pMOS管的源极并接于功率时钟端，逻辑赋值电路由四个nMOS传输管即第五nMOS管、第六nMOS管、第七nMOS管和第八nMOS管构成，优点在于结合单相功率时钟绝热逻辑(CAL)及互补传输管逻辑(CPL)的优点，仅需一个功率时钟CLK，而辅助时钟(CX和)交替控制每一级逻辑电路，其频率是功率时钟CLK频率的一半；而在此基础上的全加器使用单相功率时钟，减小了时钟电路的复杂度，时钟电路更容易产生，电路的面积大大减小；而5-2压缩器仅由全加器构成，电路结构简单规范，5-2压缩器一次可压缩的位数更多。
一种单相时钟传输绝热逻辑电路全加器压缩器

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