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[发明专利]一种支持多协议的锁相环-CN201611104156.X有效
发明人：贺娅君;王自强;李宇根;刘晗;张春;王志华;李福乐 -专利权人：清华大学
申请日： 2016-12-05 - 公布日： 2018-10-19 - 主分类号： H03L7/089 文献下载
摘要：本发明涉及一种支持多协议的锁相环，属于集成电路设计领域，包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器，压控振荡器有两个，并联设置，且谐振在不同频率，分别覆盖不同的频率范围，同一时刻只有一个压控振荡器在工作；分频器为多模式分频器，包含了多个不同分频比的分频模块，将正在工作的压控振荡器的输出频率信号进行分频，得到的信号和参考信号通过鉴频鉴相器比较，再经过电荷泵、低通滤波器输出对压控振荡器的控制信号，锁定正在工作的压控振荡器的频率和相位
一种支持协议锁相环

[实用新型]锁相环电路、滤波器和通讯设备-CN202221439838.7有效
发明人：宋康;牛金霞 -专利权人：深圳市海能达通信有限公司
申请日： 2022-06-08 - 公布日： 2023-01-24 - 主分类号： H03L7/085 文献下载
摘要：锁相环电路包括电荷泵电路、鉴相分频电路、环路滤波电路和分流电路。鉴相分频电路的输出端连接电荷泵电路，鉴相分频电路的第一输入端接收参考频率；环路滤波电路的输入端连接电荷泵电路的输出端，环路滤波电路的输出端连接鉴相分频电路的第二输入端；分流电路的第一端连接环路滤波电路，分流电路在不改变分频比的情况下，打乱了电荷泵电路的输出，鉴相分频电路所产生的控制信号不会完整的传递给环路滤波电路。在不增加失锁、谐振等系统性风险的前提下，能够改善小数杂散现象。
锁相环电路滤波器通讯设备

[发明专利]一种用于减少ΣΔ调制器量化噪声的分数锁相环结构-CN200910091964.0有效
发明人：黄水龙;王小松;张海英 -专利权人：中国科学院微电子研究所
申请日： 2009-09-02 - 公布日： 2011-04-06 - 主分类号： H03L7/193 文献下载
摘要：本发明公开了一种用于减少∑Δ调制器量化噪声的分数锁相环结构，其特征在于，该结构由鉴相鉴频器组、延时电路、电荷泵组、环路滤波器、压控振荡器和分频器依次连接而成，其中，分频器连接于∑Δ调制器，由∑Δ调制器提供分频器的分数分频比
一种用于减少调制器量化噪声分数锁相环结构

[发明专利]微波分频锁相介质振荡器-CN93103013.7无效
发明人：盖新华;赵佩玲 -专利权人：邮电部第四研究所
申请日： 1993-03-23 - 公布日： 1995-03-01 - 主分类号： H03L7/08 文献下载
摘要：本发明涉及一种微波分频锁相介质振荡器，为提高工作频率和稳准度、降低噪声而设计。由晶振器、鉴相器、有源低通滤波器、压控振荡器、N分频器组成。本发明将压控振荡器输出的微波频率直接作N次分频，得到低频信号在鉴相器中与基准参考频率比相，输出误差电压经有源低通滤波器后送压控振荡器稳频。采用FET介质振荡器作压控振荡器，分频锁相环路部分制作在50×40×1mm3的微带片上。工作频率3.9-9GHz，频率稳准度±3×10-6。
微波分频介质振荡器

[发明专利]时钟生成系统-CN201210052321.7有效
发明人：乔治·布尔恰 -专利权人：西门子公司
申请日： 2012-03-01 - 公布日： 2012-10-17 - 主分类号： H03K5/15 文献下载
摘要：一种时钟生成系统，用于以预定时钟频率比(f1/f2＝M/N)从第一时钟信号(CLK1)导出第二时钟信号(CLK2)，将第一时钟频率(f1)除以第一整数(N)，将第二时钟信号(CLK2)除以第二整数(M)，通过比较分频结果(CLK11，CLK21)生成误差信号(ERR)，且依靠所述误差信号控制压控振荡器(6)以生成第二时钟信号。为了消除误差，这可由在不同电路部分中处理两个时钟信号实现：提供开关(2)用于交替地将时钟信号中的一个信号切换到单个分频器(4)，或用于交替地将时钟信号中的一个信号切换到两个分频器中的一个分频器，并同时将时钟信号中的另一个信号切换到两个分频器中的另一个分频器；控制一个或多个分频器以在提供第一时钟信号时进行利用第一整数(N)的分频，并在提供第二时钟信号时进行利用第二整数(M)的分频；以及根据由开关的两个连续位置获得的分频结果的比较生成误差信号。
时钟生成系统

[发明专利]基于数字分频与谐波混频的高频点频源合成电路-CN201510961139.7有效
发明人：王李飞;张宁 -专利权人：中国电子科技集团公司第四十一研究所
申请日： 2015-12-18 - 公布日： 2018-11-20 - 主分类号： H03L7/18 文献下载
摘要：本发明提供了一种基于数字分频与谐波混频的高频点频源合成电路，包括基准频点和合成电路，基准频点与合成电路相连，合成电路包括依次相连接倍频功分电路、锁相环路和谐波混频电路，谐波混频电路连接有第一放大滤波电路本发明要得到高频点频源，针对不同的频点，具体到锁相环路的输出为固定的频点，因此，锁相环路中的数字频率合成器和计数分频器的分频比均为固定值，将分频比都固化到CPLD芯片中，实现零控制合成高频可变点频源。
基于数字分频谐波混频高频点频源合成电路

[发明专利]一种具有超低相位噪声可调能力的锁相环-CN202110037345.4有效
发明人：于晋龙;胡天涛;马闯;罗浩 -专利权人：天津大学
申请日： 2021-01-12 - 公布日： 2023-01-13 - 主分类号： H03L7/08 文献下载
摘要：本发明公开了一种具有超低相位噪声可调能力的锁相环，包括光电振荡器，分频器，鉴相器，环路滤波器，VCO，定向耦合器，混频器，低通滤波器和两个放大器；光电振荡器输出信号分为两路：一路输入混频器作为本振信号；另一路经过分频器后作为鉴相器的参考信号，鉴相器输出的误差信号通过环路滤波器控制调节VCO输出超低相位噪声信号；VCO输出信号通过定向耦合器获得反馈信号放大后作为混频器的射频信号；混频器输出的中频信号经过低通滤波器和放大后作为鉴相器的反馈信号；通过调节鉴相器参考信号分频比和反馈信号分频比，便可实现锁相环输出信号的相位噪声与频率的精确可调，为相位噪声校准装置设计提供了一种准确有效的方法。
一种具有相位噪声可调能力锁相环

[发明专利]一种GPS校准的守时钟-CN201010116226.X无效
发明人：魏丰;周斌生;王群;朱光伟 -专利权人：华中科技大学
申请日： 2010-02-24 - 公布日： 2010-08-11 - 主分类号： G04G5/00 文献下载
摘要：在可编程逻辑器件中实现的基于加法器的可精细微调分频比的时钟电路将晶振频率分频为秒脉冲输出。利用GPS接收机输出的1PPS秒脉冲信号存在随机抖动误差但不存在累积误差，而高稳定度晶振分频后产生的秒脉冲短时稳定度好但存在累积误差的特点，采用时间-数字转换器(TDC)测量这两个秒脉冲的相位差并对多次测量的结果进行滤波后计算出晶振频率的准确度误差值，再将该误差值转换成时钟步距微调值，调节电路的分频比以补偿晶振由于老化产生的准确度误差，实现高精度守时。
一种 gps 校准守时

[发明专利]获得特定高精度时钟的方法及电路-CN201010597064.6无效
发明人：黄海生 -专利权人：陕西圣鼎科技有限公司
申请日： 2010-12-20 - 公布日： 2012-07-11 - 主分类号： H03K23/66 文献下载
摘要：包括第一计数器、第二计数器、选择器、I个累加器、用于存储累加器的控制信号存储器，其中I≥2；第一计数器的输入端接高频时钟，其输出端接选择器D0端；第二计数器的输入端接高频时钟，其输出端接选择器D1端；第二计数器的分频数比第一计数器的分频数多本发明克服了现有从高速时钟获得的低速时钟频率不精确的技术问题，本发明可以实现任意分频比的分频。
获得特定高精度时钟方法电路

[发明专利]电子电路、锁相环、收发器电路、无线电台和分频方法-CN201580081003.5在审
发明人：斯塔凡·艾科;托尼·帕尔森;亨利克·斯约兰达 -专利权人：瑞典爱立信有限公司
申请日： 2015-06-16 - 公布日： 2018-03-02 - 主分类号： H03L7/099 文献下载
摘要：提供了一种电子电路，所述电子电路被布置为接收振荡信号并以具有通过分频比限定的与振荡信号的频率关系的频率来输出输出信号。所述电子电路包括第一分频器，被布置为接收振荡信号并输出具有不同相位的N个分频信号；第二分频器，被布置为接收所述N个信号之一并通过由向第二分频器提供的第一控制信号给出的值来对所接收的信号进行分频；N个锁存器电路，每个锁存器电路被布置为在相应锁存器电路的计时输入处接收所述N个信号中的相应信号并且在相应锁存器电路的输入处接收第二分频器的输出；复用器电路，被布置为接收所述N个锁存器电路的输出并输出基于向复用器电路提供的第二控制信号从所接收的信号中选择的、所述输出信号基于的信号；以及控制电路，被布置为基于所述分频比来提供第一控制信号和第二控制信号。还提供了锁相环电路、收发器电路、无线电台以及对振荡信号进行分频的方法。
电子电路锁相环收发电路无线电台分频方法

[发明专利]一种基于MASH结构的超高频RFID系统的频率综合器-CN201710100199.9在审
发明人：陈岗 -专利权人：广东轻工职业技术学院
申请日： 2017-02-23 - 公布日： 2017-06-27 - 主分类号： H03L7/085 文献下载
摘要：本发明公开了一种基于MASH结构的超高频RFID系统的频率综合器，其采用锁相环PLL技术，包括依次相连的鉴相器(PDF)、电荷泵(CP)、滤波器(LF)、压控振荡器(VCO)，以及一分频模块(/(N+t)，分频模块的一端与压控振荡器的输出端相连，另一端与鉴相器的输入端相连；其中，分频模块的输出值由整数分频比N和M阶MASH结构调制解调器的输出值t进行相加所得，M阶MASH结构调制解调器用于产生锁相环PLL的小数部分分频数输入。
一种基于 mash 结构超高频 rfid 系统频率综合

[发明专利]锁相环频率综合器-CN201910105944.8在审
发明人：王阳 -专利权人：柳州阜民科技有限公司
申请日： 2019-01-18 - 公布日： 2019-05-07 - 主分类号： H03L7/18 文献下载
摘要：本发明公开了一种锁相环频率综合器，包括鉴频鉴相器、电荷泵、自适应滤波器、压控振荡器、分频器和译码器，所述鉴频鉴相器、电荷泵、自适应滤波器、压控振荡器、分频器依次串联构成反馈回路，所述译码器连接在分频器和自适应滤波器之间，所述译码器用于对所述分频器的分频比进行译码处理并提供相应的控制信号给所述自适应滤波器，所述自适应滤波器包括在所述控制信号控制下具有不同电阻值且能够使得所述锁相环频率综合器的环路带宽保持恒定的自适应导通电阻网络
自适应滤波器锁相环频率综合器分频器译码器鉴频鉴相器压控振荡器控制信号电荷泵系统稳定性导通电阻反馈回路环路带宽输出频率依次串联译码处理分频比恒定的自适应电阻带宽响应网络

[发明专利]主动笔及传感器集成电路-CN201880093244.5在审
发明人：宫本雅之 -专利权人：株式会社和冠
申请日： 2018-07-06 - 公布日： 2020-12-18 - 主分类号： G06F3/03 文献下载
摘要：利用分频电路这一简易的结构来生成下行链路信号用的载波，并避免接收下行链路信号的传感器集成电路侧的用于相位取得的运算的复杂化，并且削减1时隙内的未使用时间的主动笔间的差异。主动笔(2)构成为在1个时隙中发送多个符号的值，其中，包括：分频部(43)，构成为能够通过以基于互相不同的多个频率的各自的分频比将基准时钟分频而生成频率互相不同的多个载波；及调制部(44)，将第一下行链路信号以多个频率共用的符号时间长发送，第一下行链路信号是将由分频部(43)生成的第一载波利用发送对象的第一符号的值进行调制而成的信号。
主动传感器集成电路

[发明专利]数字时钟频率跟踪器、高速串行接口芯片-CN202310199151.3在审
发明人：冯飞;王浩南 -专利权人：集益威半导体（上海）有限公司
申请日： 2023-03-03 - 公布日： 2023-08-01 - 主分类号： H03L7/085 文献下载
摘要：该跟踪器包括：计数鉴频器，用于获取接收端时钟‑数据恢复电路恢复的经分频后的恢复时钟信号和发送端锁相环产生的经分频后的本地时钟信号，设置相应目标值，在本地时钟信号的计数值达到目标值后对恢复时钟信号的计数值进行采样，并得到频率偏移信息；鉴相器，用于根据恢复时钟信号和本地时钟信号的分频比设置分频系数，使用本地时钟信号根据分频系数对恢复时钟信号进行过采样，并得到相位信息；数字低通滤波器，用于根据频率偏移信息和相位信息及各自的增益获得频率控制字
数字时钟频率跟踪高速串行接口芯片

[实用新型]锁相环频率综合器-CN201920088185.4有效
发明人：王阳 -专利权人：柳州阜民科技有限公司
申请日： 2019-01-18 - 公布日： 2019-12-17 - 主分类号： H03L7/18 文献下载
摘要：本实用新型公开了一种锁相环频率综合器，包括鉴频鉴相器、电荷泵、自适应滤波器、压控振荡器、分频器和译码器，所述鉴频鉴相器、电荷泵、自适应滤波器、压控振荡器、分频器依次串联构成反馈回路，所述译码器连接在分频器和自适应滤波器之间，所述译码器用于对所述分频器的分频比进行译码处理并提供相应的控制信号给所述自适应滤波器，所述自适应滤波器包括在所述控制信号控制下具有不同电阻值且能够使得所述锁相环频率综合器的环路带宽保持恒定的自适应导通电阻网络
自适应滤波器分频器译码器锁相环频率综合器本实用新型鉴频鉴相器压控振荡器控制信号电荷泵系统稳定性导通电阻反馈回路环路带宽输出频率依次串联译码处理分频比恒定的自适应电阻带宽响应网络