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[发明专利]一种单比特乘法器-CN202110244597.4有效
发明人：刘亚静;袁书娟;孙卫勇 -专利权人：唐山恒鼎科技有限公司
申请日： 2021-03-05 - 公布日： 2022-02-11 - 主分类号： G06F7/52 文献下载
摘要：本发明涉及一种单比特乘法器。所述单比特乘法器的乘数与被乘数均为1bit数据流，输出为1bit数据流。所述单比特乘法器通过采用可配置加法矩阵模块、可配置乘加矩阵模块及可配置延时模块，就可以完成乘法运算，相较于现有技术中的乘法器具有更好的信噪比，且所用资源更少。
一种比特乘法器

[发明专利]数据处理控制系统-CN202211656496.9在审
发明人：穆旭明;唐志祺;李林 -专利权人：上海集成电路研发中心有限公司
申请日： 2022-12-22 - 公布日： 2023-05-16 - 主分类号： G06F7/52 文献下载
摘要：本发明提供了一种数据处理控制系统，包括存储模块、缓存模块、若干算法模块、乘法器、第一控制模块、至少一个除法器模块，分时复用乘法器和除法器模块，无需大量的乘法器和除法器，同时也提高了乘法器和除法器模块的利用率
数据处理控制系统

[发明专利]异步蝶型运算单元电路-CN200510103017.0无效
发明人：赵冰;仇玉林;吕铁良;黑勇 -专利权人：中国科学院微电子研究所
申请日： 2005-09-15 - 公布日： 2007-03-21 - 主分类号： G06F17/14 文献下载
摘要：一种异步蝶型运算单元电路，包括异步复数乘法器、异步复数加法器、异步复数减法器和完成信号产生单元，其中包括：输入1接到异步复数加法器和异步复数减法器上，请求信号、输入2和旋转因子接到异步复数乘法器上；一异步复数乘法器，在请求信号的控制下，完成输入2和旋转因子的复数乘法运算；一异步复数加法器，接收来自异步复数乘法器的结果，将它与输入1进行复数加法运算，得到输出1；一异步复数减法器，接收来自异步复数乘法器的结果，将它与输入1进行复数减法运算，得到输出2；一完成信号产生单元，接收来自异步复数加法器和异步复数减法器的完成信号，产生整个异步蝶型运算单元的完成信号。
异步运算单元电路

[发明专利]一种乘加计算装置及浮点乘加计算方法-CN201710322694.4有效
发明人：汪东升;高原;刘振宇 -专利权人：清华大学
申请日： 2017-05-09 - 公布日： 2020-10-27 - 主分类号： G06F7/544 文献下载
摘要：乘加计算装置包括至少两个浮点部分乘法器和一个多输入加法器，浮点部分乘法器由符号位异或电路、尾数乘法器和指数加法器组成，浮点部分乘法器接收归一化浮点数并进行乘法计算输出非归一化浮点数，加法器接收非归一化浮点数并将输入的非归一化浮点数累加并输出归一化浮点数通过设置浮点部分乘法器只包括符号位异或电路、尾数乘法器和指数加法器不包括归一化模块，接收归一化浮点数进过乘法运算之后输出非归一化浮点数由加法器进行加法运算并输出归一化浮点数，从硬件电路方面对乘加计算装置进行了优化并提高了乘加计算装置的运算效率
一种计算装置浮点计算方法

[发明专利]自适应数字滤波器、FM接收机、信号处理方法及程序-CN200680034212.5有效
发明人：宝珠山治;杉山昭彦 -专利权人：日本电气株式会社
申请日： 2006-07-18 - 公布日： 2008-09-17 - 主分类号： H03H21/00 文献下载
摘要：本发明的自适应数字滤波器包括：滤波器单元，包括多个乘法器(336₀－336_N－1)，所述多个乘法器是基于滤波系数的期望值而被划分为至少一个乘法器和其它乘法器的组，并且所述多个乘法器通过输入信号与滤波系数的卷积运算来产生第一信号；加法器(338)，将被施加于至少一个乘法器(336_M－1)的输入信号与第一信号相加，并提供结果作为第二信号；以及系数控制单元
自适应数字滤波器 fm 接收机信号处理方法程序

[发明专利]一种基于磁性隧道结存算一体的乘法器设计方法及乘法器-CN202310775580.0在审
发明人：虞志益;潘万圆;尹宁远;于贻鹤;唐成程 -专利权人：中山大学
申请日： 2023-06-27 - 公布日： 2023-10-13 - 主分类号： G06F7/523 文献下载
摘要：本发明公开了一种基于磁性隧道结存算一体的乘法器设计方法，涉及电子技术的领域。MTJ与CMOS组合与门电路，利用所述MTJ与CMOS组合与门电路进行与运算；进一步利用所述MTJ与CMOS组合与门电路搭建与门阵列，并基于与门阵列内每一个MTJ与CMOS组合与门电路的与运算结果，进行乘法器的部分积计算；引入CSA阵列与CPA，组成进位保留乘法器，利用所述进位保留乘法器接收所述与门阵列中乘法器的部分积计算结果，基于乘法器的部分积计算结果进行进位保留乘法运算。通过本发明提供的一种基于磁性隧道结存算一体的乘法器设计方法，能有效解决计算功能集成到磁性隧道存储单元中的问题，以及计算性能差、功耗高的问题。
一种基于磁性隧道结存一体乘法器设计方法

[发明专利]一种模乘法器-CN201210419208.8有效
发明人：李磊;周璐;周婉婷;刘辉华;赵英旭;尹鹏胜 -专利权人：电子科技大学
申请日： 2012-10-29 - 公布日： 2013-02-13 - 主分类号： G06F7/523 文献下载
摘要：本发明公开了一种模乘法器，包括：n+1位二进制乘法器，n位反相器阵列，n位CSA压缩器阵列，第一n位二进制加法器，1位全加器，5位加法器，第一1位反相器，第二1位反相器，第三1位反相器，第二n位二进制加法器和第三n位二进制加法器。本发明的模(2n+3)乘法器采用二进制乘法的结果作为运算数再处理，从而把传统模(2n+3)乘法器的多次修正改为一次修正，大大减少了模(2n+3)乘法器的耗费资源，并提高了其运算速度。
一种乘法器

[发明专利]一种模(2ⁿ-3)乘法器-CN201110236592.3有效
发明人：李磊;周婉婷;刘辉华 -专利权人：电子科技大学
申请日： 2011-08-17 - 公布日： 2011-11-23 - 主分类号： G06F7/52 文献下载
摘要：本发明属于计算机和集成电路领域，公开了一种模(2ⁿ-3)乘法器。具体包括：n位二进制乘法器(1)，n位CSA压缩器阵列(2)，带进位输入的n位二进制加法器(3)，2位加法器(4)，第一n位二进制加法器(5)和第二n位二进制加法器(6)。本发明的模(2ⁿ-3)乘法器采用二进制乘法的结果作为运算数P再处理，从而把传统模(2ⁿ-3)乘法器的多次修正改为一次修正，大大减少了模(2ⁿ-3)乘法器的耗费资源，并提高了其运算速度。
一种 sup 乘法器

[实用新型]滤波器的设计结构-CN202221917902.8有效
发明人：阚鑫 -专利权人：北京爱芯科技有限公司
申请日： 2022-07-22 - 公布日： 2022-12-23 - 主分类号： H03H17/02 文献下载
摘要：其中，该滤波器的设计结构，包括：N+1个乘法器和N个移位加法单元，移位加法单元包括串联连接的移位器和加法器；其中，N+1个乘法器依次串联连接，N个移位加法单元依次串联连接，第1个乘法器的输入端为滤波器的信号输入端，第N个加法器的输出端为滤波器的信号输出端；第1个乘法器与第1个移位加法单元中的移位器连接，第N+1个乘法器与第N个移位加法单元中的加法器连接，其中，N为正整数。采用上述方案的本实用新型可以减少乘法器的数量，减少滤波器的面积，改善滤波器的时序。
滤波器设计结构

[发明专利]一种神经元加速处理方法、装置、设备及可读存储介质-CN202110189202.5有效
发明人：徐天赐;景璐 -专利权人：山东英信计算机技术有限公司
申请日： 2021-02-19 - 公布日： 2023-04-07 - 主分类号： G06N3/0464 文献下载
摘要：本发明公开了一种神经元加速处理方法，该方法获取到两组N位的特征图数据以及对应的权重后，使用一个4N位乘法器实现两个N位低比特量化数据的乘法计算，避免了专用低比特乘法器的设计与使用，降低了实现成本；同时，该方法中中使用一个4N位乘法器实现两个N位低比特量化数据的乘法计算，这样调用一个乘法器的时间可以同时完成两个乘法运算，可以有效提升计算速度，实现神经元的加速处理；而且低比特数据与整型数据可复用同一组乘法器以实现同一个加速器的可变数据精度计算，提升了高位乘法器的适用场景，避免乘法器专用的局限性。
一种神经元加速处理方法装置设备可读存储介质

[发明专利]支持复数运算和子字并行的64位定浮点乘法器-CN201010162368.X有效
发明人：王东琳;张志伟;尹志刚;林啸;谢少林;闫寒;薛晓军 -专利权人：中国科学院自动化研究所
申请日： 2010-04-28 - 公布日： 2010-09-22 - 主分类号： G06F7/57 文献下载
摘要：本发明公开了一种支持复数运算和子字并行的64位定浮点乘法器，该乘法器由四个32位乘法器组合而成，其中每个32位乘法器均包含一个作为输出的“进位”串和一个作为输出的“和”串，四个32位乘法器共包含四个“进位”串和四个“和”串，该四个“进位”串和该四个“和”串通过一个8-2压缩器进行压缩，得到一个新的“进位”串和一个新的“和”串，然后求和作为该乘法器的输出。
支持复数运算并行 64 浮点乘法器

[发明专利]基于基2⁴算法的多路FFT处理器中乘法器的复用方法-CN201010257622.4有效
发明人：周晓方;汪文义;王琳凯 -专利权人：复旦大学
申请日： 2010-08-19 - 公布日： 2011-01-05 - 主分类号： G06F9/302 文献下载
摘要：本发明属于数字信号处理集成电路设计技术领域，具体为基于基24算法的多路FFT处理器中乘法器的复用方法。本发明提出了一种改进的基24频域抽取FFT算法，减少FFT处理器设计中通用乘法器的数目，并且使基于此算法设计的单路FFT处理器中蝶形运算的常复系数乘法器利用率低于50％，从而提出多路FFT处理器中常复系数乘法器的复用方法及相应的本发明实现不同路中常复系数乘法器的复用，减少了FFT处理器的乘法器数目，同时维持吞吐率不变。
基于 sup 算法 fft 处理器乘法器方法

[发明专利]乘法器－累加器块模式划分-CN200410005849.4有效
发明人：莱昂·郑;马丁·兰厄姆尔;史蒂文·佩里;保罗·梅茨根;格埋戈里·斯达尔;威廉·黄;库马罗·塔玛林盖姆 -专利权人：阿尔特拉公司
申请日： 2004-02-20 - 公布日： 2005-08-24 - 主分类号： G06F7/52 文献下载
摘要：可以同时地执行不同的操作模式，借此，所述MAC块中的乘法器及其他DSP电路可以被指定为不同的操作模式。举例来说，一个乘法器可被用于执行一种乘法模式，而同时另外两个乘法器可被用于执行对两个乘法器求和的模式。
乘法器累加器模式划分

[发明专利]乘法器、数据处理方法及芯片-CN201910945757.0有效
发明人：不公告发明人 -专利权人：上海寒武纪信息科技有限公司
申请日： 2019-09-30 - 公布日： 2021-11-30 - 主分类号： G06F7/523 文献下载
摘要：本申请提供一种乘法器、数据处理方法及芯片，所述乘法器包括：修正布斯编码电路、修正华莱士树电路以及修正累加电路，所述修正布斯编码电路的输出端与所述修正华莱士树电路的输入端连接，所述修正华莱士树电路的输出端与所述修正累加电路的输入端连接，该乘法器可以对多种不同位宽的数据进行乘法运算，提高了乘法器的通用性。
乘法器数据处理方法芯片

[发明专利]具有检错纠错及错误定位功能的有限域乘法器的实现方法-CN201010563733.8无效
发明人：郑志明;邱望洁;王文华;张筱;高莹;王钊;李洪革;唐绍婷 -专利权人：北京航空航天大学
申请日： 2010-11-29 - 公布日： 2011-05-25 - 主分类号： G06F7/72 文献下载
摘要：本发明提供了一种具有检错纠错及错误定位功能的有限域乘法器的实现方法。该乘法器包括错误定位单元、基于冗余基的纠错单元、有限域乘法单元、基于范数的检错单元；该有限域乘法器具有检错、纠错和错误定位功能。利用本发明方法生成的有限域乘法器具有错误定位功能，便于处理硬件故障；具有纠错功能，可以有效抵御敌手的故障攻击。
具有检错纠错错误定位功能有限乘法器实现方法

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