[发明专利]生成小于、大于和等于条件的位的方法和装置无效
| 申请号： | 98125956.1 | 申请日： | 1998-12-30 |
| 公开（公告）号： | CN1103957C | 公开（公告）日： | 2003-03-26 |
| 发明（设计）人： | J·L·伯恩斯;S·H·多亨;J·A·西尔伯曼;K·J·努卡 | 申请（专利权）人： | 国际商业机器公司 |
| 主分类号： | G06F7/02 | 分类号： | G06F7/02 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 王勇,王忠忠 |
| 地址： | 美国*** | 国省代码： | 暂无信息 |
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| 摘要： | 一个处理器，包括至少一个执行部件，该部件通过执行由一条利用一个或多个操作数的指令所表示的操作，来执行该指令，该处理器还包括条件码逻辑电路，它在执行部件执行该指令的同时，确定与该指令相关的小于，大于和等于条件码位。在一个实施例中，该条件码逻辑电路包括一个计算级，它作为输入接收第一和第二操作数中各个位位置的比特值，并将各个比特值逻辑上组合起来。该计算级为每个位位置输出传播，生成和删除信号，它们共同表示小于。大于和等于条件码位的值。然后，一个或多个与该计算级配对的归并级将传播，生成和删除信号归并为输出信号，该输出信号设置条件码位。 | ||
| 搜索关键词： | 生成 小于 大于 等于 条件 方法 装置 | ||
【主权项】：
1.一个处理器，包括：一个执行单元，通过执行一条利用至少一个第一操作数和一个第二操作数的指令所表示的一个操作，来执行该指令，其中每个操作数包括一个或多个并且最多M个位位置，每个位位置有一个位值；和条件码逻辑电路，在所述执行单元执行所述操作的同时，确定与所述指令相关的小于、大于和等于条件码位，其中，所述条件码逻辑包含：一个计算级，该计算级包含M个组合单元，位位置0～M-2的每个组合单元作为输入接收所述第一和第二操作数中对应的和下一个次低位位置的各个比特值，位位置M-1的组合单元接收第一和第二操作数的相应位位置和CA位的比特值，其中，每个组合单元根据操作类型将所述各个比特值逻辑上组合起来，并为所述M个位位置中相应的一个输出一个传播、生成和删除信号，所述条件码逻辑电路还包括至少一个与所述计算级相连的归并级，所述至少一个归并级将所述一个或多个输出信号归并为最多一个大于信号、一个小于信号和一个等于信号。
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- 专利分类
