[发明专利]被配置为响应于内部命令存储和输出地址的存储器器件在审
| 申请号： | 201810913085.0 | 申请日： | 2018-08-10 |
| 公开（公告）号： | CN109754833A | 公开（公告）日： | 2019-05-14 |
| 发明（设计）人： | 申丞浚;黄炯烈 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G11C11/4093 | 分类号： | G11C11/4093;G11C11/408 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 周祺 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 一种存储器器件，包括第一存储体组、第二存储体组、内部命令生成器和地址输入/输出(I/O)电路。每个存储体组可以包括多个存储体。内部命令生成器生成内部命令，并向第一目标存储体输出内部命令。所述内部命令是基于来自存储器控制器的用于控制第一目标存储体的存储器操作的命令而生成的。地址输入/输出(I/O)电路，接收与所述命令对应的第一地址，基于在与第一命令对应的数据突发操作间隔中是否存在气泡间隔来选择第一地址的存储路径，根据每个内部命令被输出的时间点来控制第一地址的输出。第一地址存储在地址I/O电路中。 | ||
| 搜索关键词： | 输出 存储体组 存储器器件 地址输入 目标存储 生成器 电路 存储器控制器 存储器操作 操作间隔 存储路径 地址存储 输出地址 数据突发 存储体 时间点 存储 响应 配置 | ||
【主权项】：
1.一种存储器器件，包括：第一存储体组；第二存储体组，所述第一存储体组和所述第二存储体组中的每一个包括多个存储体；内部命令生成器，基于来自存储器控制器的第一命令生成第一内部命令和第二内部命令，所述第一命令控制所述第一存储体组中的第一目标存储体的存储器操作，所述内部命令生成器向所述第一目标存储体输出所述第一内部命令和所述第二内部命令；以及地址输入/输出I/O电路，接收与所述第一命令对应的第一地址，基于在与所述第一命令对应的数据突发操作间隔中是否存在气泡间隔来选择所述第一地址的存储路径，根据所述第一内部命令和所述第二内部命令中的每一个被输出的时间点来控制所述第一地址的输出，并且将所述第一地址存储在所述地址I/O电路中。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于三星电子株式会社，未经三星电子株式会社许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201810913085.0/，转载请声明来源钻瓜专利网。
- 同类专利
- 用于具有双共同数据I/O线的存储器装置的设备及方法-201780082245.5
- 齐藤俊一;菅野纪雄;石让淳司;越泽敦夫 - 美光科技公司
- 2017-12-15 - 2019-08-23 - G11C11/4093
- 呈现用于利用双I/O线对的半导体装置的设备。所述设备包含耦合到第一局域I/O线对的第一I/O线对。可提供耦合到第二局域I/O线对的第二I/O线对。所述设备可进一步包含包含至少第一存储器单元及第二存储器单元的第一位线，且可提供包含至少第三存储器单元及第四存储器单元的第二位线。所述第一局域I/O线对可耦合到所述第一位线及所述第二位线中的至少一者，且所述第二局域I/O线对耦合到所述第一位线及所述第二位线中的至少一者。
- 一种动态随机存储器数据传输通道-201910275496.6
- 吴君;张学渊;朱光伟 - 苏州汇峰微电子有限公司
- 2019-04-08 - 2019-07-26 - G11C11/4093
- 本发明公开了一种数据传输通道的结构，特别是动态随机存储器数据传输通道，属于动态随机存储器设计技术领域。提供一种具备有效减小芯片布局面积，防止传输线悬空，便于设定初始值等优点的动态随机存储器数据传输通道。包括多条数据传输线，其特征是每条数据传输线由多个串行连接的双向缓冲器组成，每一组双向缓冲器对应一个存储块；其中串行连接的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器。与传统的串行连接的多个单向缓冲器形成的读写数据通道相比，具有减小芯片布局面积，防止传输线悬空，便于设定初始值等优点。
- 存储装置及包括该存储装置的存储系统-201811322657.4
- 李将雨;任政炖;郑秉勋 - 三星电子株式会社
- 2018-11-08 - 2019-07-16 - G11C11/4093
- 本发明提供了一种存储装置及包括该存储装置的存储系统。所述存储装置包括：接口，被配置为从外部装置接收数据信号和选通信号，所述选通信号对应于所述数据信号；选通缓冲器，被配置为从所述接口接收所述选通信号；相位检测单元，被配置为检测从所述接口输出的所述数据信号与从所述选通缓冲器输出的所述选通信号之间的相位差；相位调整单元，被配置为基于所述相位差来调整从所述选通缓冲器输出的所述选通信号的相位；以及采样单元，被配置为基于从所述相位调整单元输出的已经调整了相位的所述选通信号，对从所述接口输出的所述数据信号进行采样。
- 半导体存储器装置及具有该装置的存储器系统和电子装置-201810730845.4
- 崔娟圭;吴起硕 - 三星电子株式会社
- 2018-07-05 - 2019-07-09 - G11C11/4093
- 本申请提供了一种半导体存储装置、存储器系统和电子装置。所述半导体存储装置被配置为：响应于模式设置命令而输入模式设置代码并设置在线数据；利用写命令处理数据位数信息以产生第一数据信号；利用读命令处理数据位数信息以产生第二数据信号；基于使用行地址和激活命令产生的字线选择信号和使用列地址和写命令或读命令产生的列选择信号来存取所选存储器单元；响应于第一数据信号，处理第一数量的数据位并将第一数量的数据位发送到所选的存储器单元，并且响应于第二数据信号，处理从所选的存储器单元接收的数据并输出第二数量的数据位。
- 一种驱动电阻电路-201711271348.4
- 张宏广 - 长鑫存储技术有限公司
- 2017-12-05 - 2019-06-11 - G11C11/4093
- 本发明提供一种驱动电阻电路，包括：至少两组支路，每组支路包括一串联连接的电阻和MOS管，所述MOS管的栅极与一控制信号相连，通过所述控制信号能够控制所述MOS管的导通或关断；通过所述控制信号来控制所述支路的导通或截止，使得支路输出的电阻值为第一预定电阻值，其中，所述两个支路中电阻的阻值不同。本发明实施例的技术方案包括至少两组支路，且通过每组支路上的MOS管控制其所在支路的导通或截止，以调节所述驱动电阻支路输出的电阻值为第一预定电阻值，利用电路的串并联原理，大大减少了支路数量，从而减小了芯片面积。
- 片内终结电阻精度调整电路及存储器-201821788686.5
- 李敏娜 - 长鑫存储技术有限公司
- 2018-10-31 - 2019-06-07 - G11C11/4093
- 本公开涉及一种片内终结电阻精度调整电路及存储器，本公开实施例提供的片内终结电阻精度调整电路主要包括：上拉单元、下拉单元和控制单元；其中，所述上拉单元包括第一电阻调节电路、第一固定电阻以及第一电阻选择电路，所述下拉单元包括第二电阻调节电路、第二固定电阻以及第二电阻选择电路，所述控制单元用于向所述上拉单元和所述下拉单元发送控制信号。在本公开示例性实施方式提供的片内终结电阻精度调整电路中，通过控制第一电阻选择电路和第二电阻选择电路的选通状态，可以优化对片内终结电阻精度调整电路电阻值的可控调节，尤其是可以提高阻值调节的线性度和准确度，进而提高片内终结电阻的阻值匹配效果。
- 被配置为响应于内部命令存储和输出地址的存储器器件-201810913085.0
- 申丞浚;黄炯烈 - 三星电子株式会社
- 2018-08-10 - 2019-05-14 - G11C11/4093
- 一种存储器器件，包括第一存储体组、第二存储体组、内部命令生成器和地址输入/输出(I/O)电路。每个存储体组可以包括多个存储体。内部命令生成器生成内部命令，并向第一目标存储体输出内部命令。所述内部命令是基于来自存储器控制器的用于控制第一目标存储体的存储器操作的命令而生成的。地址输入/输出(I/O)电路，接收与所述命令对应的第一地址，基于在与第一命令对应的数据突发操作间隔中是否存在气泡间隔来选择第一地址的存储路径，根据每个内部命令被输出的时间点来控制第一地址的输出。第一地址存储在地址I/O电路中。
- 一种利用闪存引脚提升反应速率方法-201810806777.5
- 许豪江;李庭育;魏智汎;黄中柱 - 江苏华存电子科技有限公司
- 2018-07-20 - 2018-12-04 - G11C11/4093
- 本发明公开了一种利用闪存引脚提升反应速率方法，包括以下步骤：步骤一：切换多路选择开关至芯片使能引脚；步骤二：由存储器控制芯片内的闪存指令控制装置对闪存芯片发出读取、写入/编程或擦除指令；步骤三：切换多路选择开关至就绪忙碌引脚；步骤四：询问就绪忙碌引脚讯号是否为高电平，若是，回报完成，切换多路选择开关为芯片使能引脚，若否，继续询问就绪忙碌引脚讯号是否为高电平，该发明利用一个多路选择开关省去一根就绪忙碌引脚并且达到高效率，较传统方式反应速率大大提升。
- 一种数据处理方法及其装置-201510417343.2
- 陆亚军;廖智勇;刘衡祁;王志忠 - 深圳市中兴微电子技术有限公司
- 2015-07-15 - 2017-01-25 - G11C11/4093
- 本发明实施例公开了一种数据处理方法，包括获取至少一个存储器对应的第一缓存特征参数；获取至少一个存储体对应的第二缓存特征参数；所述至少一个存储体设置于所述至少一个存储器中；当确定存在第一数据写入所述至少一个存储器中的至少一个存储体中时，根据写入地址信息调整存储器对应的第一缓存特征参数，以及调整存储体对应的第二缓存特征参数；当确定存在第二数据被读出所述至少一个存储器中的至少一个存储体中时，根据读出地址信息调整存储器对应的第一缓存特征参数，以及调整存储体对应的第二缓存特征参数。本发明实施例还公开了一种数据处理装置。
- 并串转换电路、接口电路和控制装置-201310556757.4
- 池田绅一郎;小岛和美;佐野弘幸 - 富士通半导体股份有限公司
- 2013-11-11 - 2014-05-21 - G11C11/4093
- 本发明提供了一种并串转换电路、接口电路和控制装置，其中该并串转换电路（310）包括调整电路（410），该调整电路接收具有多个位（D0至D3）的并行输入信号（IDQ0[0:3]）并且生成并输出具有多个位（DD0至DD3）的并行输出信号（DDQ0[0:3]）。耦合到调整电路（410）的转换电路（420）基于参考时钟信号（CK1）生成相对于参考时钟信号（CK1）具有相互不同的相位的多个时钟信号（CK2a，CK2b），并且根据所生成的多个时钟信号（CK2a，CK2b）串行地选择并行输出信号（DDQ0[0:3]）的多个位（DD0至DD3）以将并行输出信号（DDQ0[0:3]）转换成串行的1位输出信号（DQ0）。调整电路（410）以参考时钟信号（CK1）的一个周期的一半为时间单位调整并行输出信号（DDQ0[0:3]）的多个位（DD0至DD3）中的每个位的输出定时。
- 一种16比特DDR SDRAM接口-201310650900.6
- 梁骏;黄凤娇;王洪海;叶剑兵;叶丰 - 杭州国芯科技股份有限公司
- 2013-12-08 - 2014-04-02 - G11C11/4093
- 一种16比特DDRSDRAM接口，所述的16比特DDRSDRAM接口上设置有一对差分DQS管脚，所述的一对差分DQS管脚可以是HDQS和HDQS#，此时芯片在低8比特的读写数据通路上增加延时控制；所述的一对差分DQS管脚也可以是LDQS和LDQS#，此时芯片在高8比特的读写数据通路上增加延时控制；本发明减少管脚数目意味产品成本更低或是产品可以提供更多功能而得以提高产品价值。减少管脚数目也减少了芯片面积和成本，减少工作电流和工作噪声，提高芯片性能。
- 一种可兼容DDR2和DDR3的OCD单元-201220716658.9
- 刘海飞 - 西安华芯半导体有限公司
- 2012-12-21 - 2013-07-24 - G11C11/4093
- 本实用新型提供一种可兼容DDR2和DDR3的OCD单元，包括：DDR3配置单元、DDR3校准单元以及多个并联的驱动单元，还包括DDR2配置单元、DDR2校准单元以及二选一单元；二选一单元包括配置二选一单元和校准二选一单元；DDR2配置单元与DDR3配置单元分别与配置二选一单元连接；DDR2校准单元与DDR3校准单元分别与校准二选一单元连接；配置二选一单元和校准二选一单元分别与多个并联的驱动单元连接；该实用新型比现有相关DDR3DRAM输出单元技术兼容性好，而且切换成DDR2DRAM输出单元简单、价格便宜。
- 校正采样相位的主控制器、半导体装置及其校正方法-201110071994.2
- 藤井范代;村山正佳 - 株式会社东芝
- 2011-03-18 - 2012-03-21 - G11C11/4093
- 本发明提供一种校正采样相位的主控制器、半导体装置及其校正方法。该主控制器在对所接收的信号进行采样时对采样时钟进行相位偏移校正，其具有：判定是否需要上述采样时钟的相位偏移，需要相位偏移的情况下按照偏移方向对计数器进行增/减计数的相位偏移判定部；储存上述相位偏移的变动范围限制值的限制值储存部；以及判定上述计数值是否超过了上述相位偏移的限制值，超过的情况下通知错误，没有超过的情况下按照上述计数器的计数值，使上述采样时钟的相位偏移的偏移限制判定部。
- 进行采样相位设定的主控制器、半导体装置以及方法-201110067685.8
- 村山正佳 - 株式会社东芝
- 2011-03-21 - 2012-03-21 - G11C11/4093
- 本发明提供一种进行采样相位设定的主控制器、半导体装置以及方法。主控制器在VDS模式以及FDS模式下进行接收数据的采样，该主控制器包括：保持VDS时的相位偏移量的VDS相位寄存器；保持FDS时的相位偏移量的FDS相位寄存器；表示以VDS和FDS哪个模式进行数据采样的模式设定部；依照上述模式设定部的设定值，选择在上述VDS以及FDS相位设定寄存器中的一方所设定的相位偏移量，并作为采样位置进行提供的采样位置设定部；以及依照上述偏移量，偏移输入时钟信号的相位并作为采样时钟进行提供的时钟相位偏移部。
- 应用于一存储器电路内多个存储区块的栓锁系统-201110208056.2
- 夏浚;刘士晖;张正男 - 钰创科技股份有限公司
- 2011-07-20 - 2012-02-15 - G11C11/4093
- 应用于一存储器电路内多个存储区块的栓锁系统包括一前栓锁电路及多个后栓锁电路。该前栓锁电路是用以接收一数据和一前栓锁启动信号，并根据该数据和该前栓锁启动信号，产生并输出一中间信号。该多个后栓锁电路中的每一后栓锁电路是耦接于该前栓锁电路的输出端，用以接收该中间信号，并根据该中间信号和一相对应的后栓锁启动信号，产生并输出一后栓锁数据至该多个存储区块中的一相对应的存储区块，其中每次只有一后栓锁启动信号被启动。
- 具有可变设备宽度和可缩放预取和页大小的通用存储设备-200980137472.9
- K·S·贝恩斯;J·哈尔伯特 - 英特尔公司
- 2009-09-28 - 2011-08-24 - G11C11/4093
- 本发明的实施例总体上针对用于具有可变设备宽度和可缩放预取和页大小的通用存储设备的系统、方法和装置。在一些实施例中，通用存储设备(例如DRAM)可以以多个模式中的任意模式操作，所述多个模式例如包括x4模式、x8模式以及x16模式。由DRAM提供的页大小可以取决于DRAM的模式而变化。在一些实施例中，由DRAM预取的数据量也取决于DRAM的模块式而变化。
- 多模式存储器装置和方法-200980125792.2
- 约瑟夫·M·杰德罗 - 美光科技公司
- 2009-06-10 - 2011-06-01 - G11C11/4093
- 本发明揭示存储器装置系统、系统和方法，例如涉及通过多个导体彼此连接的多个经堆叠存储器装置裸片和一逻辑裸片的存储器装置系统、系统和方法。所述逻辑裸片充当例如处理器等存储器存取装置的存储器接口装置。所述逻辑裸片可包含允许在两种模式中的任一种下选择性操作的命令寄存器。在直接模式下，将常规命令信号以及行和列地址信号施加到所述逻辑裸片，且所述逻辑裸片可基本上将这些信号直接耦合到所述存储器装置裸片。在间接模式下，将含有命令和复合地址的包施加到所述逻辑裸片，且所述逻辑裸片可对所述命令和复合地址进行解码，以将常规的命令信号以及行和列地址信号施加到所述存储器装置裸片。
- 半导体存储器装置、控制器和半导体存储器系统-201010253568.6
- 徐成东;河镜虎;金圣九;赵秀行;赵寅成 - 三星电子株式会社
- 2010-08-12 - 2011-03-30 - G11C11/4093
- 一种半导体存储器装置、控制器和半导体存储器系统，所述半导体存储器系统包括光互连的控制器和存储器装置。所述控制器包括：控制逻辑，被配置用于产生控制存储器装置的控制信号；发送器，被配置用于将控制信号转换为光信号，并输出光信号。所述存储器装置包括：接收单元，被配置用于将光信号转换为电信号，并基于与光信号或电信号的周期相应的供电电压来对电信号进行过滤。
- 专利分类
