[发明专利]多倍掩膜层的制作方法在审
申请号: | 201810579600.6 | 申请日: | 2018-06-07 |
公开(公告)号: | CN110581066A | 公开(公告)日: | 2019-12-17 |
发明(设计)人: | 不公告发明人 | 申请(专利权)人: | 长鑫存储技术有限公司 |
主分类号: | H01L21/31 | 分类号: | H01L21/31;H01L21/3105;H01L21/033;G03F1/50 |
代理公司: | 31219 上海光华专利事务所(普通合伙) | 代理人: | 罗泳文 |
地址: | 230000 安徽省合肥市*** | 国省代码: | 安徽;34 |
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摘要: | 本发明提供一种多倍掩膜层的制作方法,通过不同刻蚀选择比的多层硬掩膜的层叠配置,以及自对准形成凹槽,并藉由减薄工艺在表面上显露出上述多层硬掩膜,最后通过选择性刻蚀获得多倍掩膜层。本发明的多倍掩膜层的制作方法,在间距倍增的制作流程中不会形成“牛角”类似的结构,可以大大提高多倍掩膜层的精准蚀刻。本发明利用多层掩膜层不同层叠的配置及刻蚀速率比的选择,并基于自对准形成凹槽的方法,制作出多倍掩膜层,可以有效减少器件的特征尺寸,增加器件的特征密度。同时,本发明可以实现间距倍增3倍及4倍的间距倍增,并且,通过控制各层掩膜层的厚度,可以实现间隙的宽度调整。 | ||
搜索关键词: | 掩膜层 倍增 硬掩膜 自对准 多层 制作 蚀刻 多层掩膜层 刻蚀速率比 刻蚀选择比 选择性刻蚀 层叠配置 宽度调整 有效减少 牛角 减薄 显露 配置 | ||
【主权项】:
1.一种多倍掩膜层的制作方法,其特征在于,所述制作方法包括:/n1)提供一基底,于所述基底上形成第一掩膜层,所述第一掩膜层包括多个成像掩膜单元,且所述成像掩膜单元之间具有在所述基底上的成像间隙;/n2)沉积第二掩膜层于所述基底上,所述第二掩膜层覆盖所述成像掩膜单元的顶面和侧壁以及所述成像间隙的底部,以自对准形成第一凹槽于所述成像间隙内,所述第一凹槽的底部低于所述成像掩膜单元的顶面;/n3)沉积第三掩膜层于所述第二掩膜层上,且所述第三掩膜层至少填充所述第一凹槽,所述第三掩膜层包括多个位于所述第一凹槽内的第一中介掩膜单元;/n4)减薄所述第三掩膜层及所述第二掩膜层,直至显露所述成像掩膜单元,同时显露所述第二掩膜层以及所述第三掩膜层,减薄后所述第二掩膜层具有对应所述成像间隙的尺寸,所述第三掩膜层的所述第一中介掩膜单元为分离且嵌埋于所述第二掩膜层中;/n5)选择性刻蚀以去除所述第一掩膜层的所述成像掩膜单元,以在所述基底上形成反成像间隙;/n6)沉积第四掩膜层于所述基底上,所述第四掩膜层覆盖所述第二掩膜层的顶面和侧壁、所述第一中介掩膜单元的顶面以及所述反成像间隙的底部,以自对准形成第二凹槽于所述反成像间隙内,所述第二凹槽的底部低于所述第二掩膜层的顶面且不高于所述第一中介掩膜单元的底面;/n7)沉积第五掩膜层于所述第四掩膜层上,且所述第五掩膜层至少填充所述第二凹槽,所述第五掩膜层包括多个位于所述第二凹槽内的第二中介掩膜单元;/n8)减薄所述第五掩膜层及所述第四掩膜层,直至显露所述第二掩膜层,同时显露所述第一中介掩膜单元、所述第四掩膜层以及所述第五掩膜层,减薄后所述第四掩膜层具有对应所述反成像间隙的尺寸,所述第五掩膜层的第二中介掩膜单元为分离且嵌埋于所述第四掩膜层中;/n9)基于所述第三掩膜层的所述第一中介掩膜单元对所述第二掩膜层进行图案化刻蚀,以形成在所述基底上且所述成像间隙中的第一倍分间隙,所述第一倍分间隙的一侧包括所述第一中介掩膜单元的侧壁,所述第一倍分间隙的另一侧包括减薄后所述第四掩膜层的侧壁;/n10)选择性刻蚀以去除所述第二凹槽内的所述第五掩膜层的所述第二中介掩膜单元;以及/n11)基于所述第二凹槽自对准刻蚀所述第四掩膜层,直至在所述第二凹槽处显露所述基底,以使所述第四掩膜层形成有在所述基底上且在所述反成像间隙中的倍分间隔体,所述倍分间隔体之间具有第二倍分间隙。/n
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
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