[发明专利]一种抗单粒子加固的分频器电路

摘要

本发明适用于分频器技术领域，提供了一种抗单粒子加固的分频器电路。该分频器包括：加固的D触发器和加固的与非门。相较于现有技术，本发明通过对时序逻辑电路和组合逻辑电路进行加固，提高了分频器电路的抗单粒子效应能力。D触发器包括时钟输入电路、DCVSL型主锁存器、DCVSL型从锁存器、Quatro型数据存储单元和Muller‑C型输出缓冲单元，其中DCVSL型主锁存器、DCVSL型从锁存器和Muller‑C型输出缓冲单元均采用双模冗余加固，从而提高时序逻辑电路的抗单粒子翻转效应。与非门采用差分串联电压开关逻辑结构进行加固，提高组合逻辑电路的抗单粒子瞬态效应。本发明具有高共模抑制比、抗单粒子效应等优点。

主权项

1.一种抗单粒子加固的分频器电路，其特征在于，所述分频器包括：两个加固D触发器和两个加固与非门；第一加固D触发器的Q和QN端分别与第一加固与非门的AN和A端相连，第一加固与非门的B和BN端分别与MC和MCN端相连，第一加固与非门的AND和NAND端分别与第二加固与非门的AN和A端相连，第二加固与非门的AND和NAND端分别与第二加固D触发器的D和DN端相连，第二加固D触发器的Q和QN端分别与第二加固与非门的B和BN端相连，同时与第一加固D触发器的DN和D端相连，第一加固D触发器与第二加固D触发器的CK端与输入信号FIN相连，第二加固D触发器的Q端与输出信号FOUT相连；当MC为低电平，MCN为高电平时，所述分频器工作在二分频模式；当MC为高电平，MCN为低电平时，所述分频器工作在三分频模式；所述加固D触发器包括时钟输入电路，DCVSL型主锁存器，DCVSL型从锁存器，Quatro型数据存储单元，和Muller‑C型输出缓冲单元，其中DCVSL型主锁存器和DCVSL型从锁存器，以及Muller‑C型输出缓冲单元均采用空间冗余技术进行加固；所述加固与非门为DCVSL型与非门，降低单粒子脉冲在传播过程中的展宽；所述分频器为全差分结构，具有较高的电源抑制比和抗噪声性能；所述分频器同时对时序逻辑电路D触发器，以及组合逻辑电路与非门进行抗单粒子加固，具有较强的抗辐射性能。