[发明专利]铜互连结构的制备方法在审
| 申请号： | 201611089586.9 | 申请日： | 2016-11-30 |
| 公开（公告）号： | CN106340488A | 公开（公告）日： | 2017-01-18 |
| 发明（设计）人： | 鲍宇 | 申请（专利权）人： | 上海华力微电子有限公司 |
| 主分类号： | H01L21/768 | 分类号： | H01L21/768 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙)31237 | 代理人： | 智云 |
| 地址： | 201203 上海市*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明提供的铜互连结构的制备方法，包括提供半导体衬底，所述半导体衬底表面具有低k介电层及位于所述低k介电层中的铜互连线；在所述铜互连线上形成第一钴金属层；在所述第一钴金属层及所述低k介电层上形成层间介质层；刻蚀所述层间介质层，形成暴露出所述第一钴金属层的通孔及位于所述通孔上、且与所述通孔连通的沟槽；在所述通孔的底壁形成第二钴金属层；在所述通孔及所述沟槽的底壁及侧壁形成阻挡层，并填充金属层。本发明中，能够增强阻挡层与铜互连线的粘合力，从而提高铜互连结构的连接性能，提高电子迁移的能力。 | ||
| 搜索关键词： | 互连 结构 制备 方法 | ||
【主权项】：
一种铜互连结构的制备方法，其特征在于，包括：提供半导体衬底，所述半导体衬底表面具有低k介电层及位于所述低k介电层中的铜互连线；在所述铜互连线上形成第一钴金属层；在所述第一钴金属层及所述低k介电层上形成层间介质层；刻蚀所述层间介质层，形成暴露出所述第一钴金属层的通孔及位于所述通孔上且与所述通孔连通的沟槽；在所述通孔的底壁形成第二钴金属层；在所述通孔及所述沟槽的底壁及侧壁形成阻挡层，并在所述通孔及所述沟槽中填充铜金属层。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
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H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
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