[发明专利]暂态电压抑制集成电路

摘要

本发明提供一种暂态电压抑制集成电路，包括输入输出引脚、接地引脚、基板、第一暂态电压抑制晶粒以及第二暂态电压抑制晶粒。基板提供共同总线。第一暂态电压抑制晶粒配置在基板上，且包括第一输入输出端与第一参考接地端。第二暂态电压抑制晶粒配置在基板上，且包括第二输入输出端与第二参考接地端。第二参考接地端通过共同总线电性连接至第一参考接地端，第一输入输出端连接输入输出引脚，第二输入输出端连接接地引脚。

主权项

1.一种暂态电压抑制集成电路，其特征在于，包括：输入输出引脚；接地引脚；基板，提供共同总线；第一暂态电压抑制晶粒，配置在所述基板上，且包括第一输入输出端与第一参考接地端；以及第二暂态电压抑制晶粒，配置在所述基板上，且包括第二输入输出端与第二参考接地端；其中，所述第二参考接地端通过所述共同总线电性连接至所述第一参考接地端，所述第一输入输出端连接所述输入输出引脚，所述第二输入输出端连接所述接地引脚，其中，在所述第一输入输出端发生一静电放电电压时通过所述第二输入输出端进行放电，并且在所述第二输入输出端发生所述静电放电电压时通过所述第一输入输出端进行放电。