[发明专利]层叠型半导体装置及其制造方法有效

专利信息
申请号: 201210170061.3 申请日: 2012-05-28
公开(公告)号: CN102800662A 公开(公告)日: 2012-11-28
发明(设计)人: 筑山慧至;福田昌利;渡部博;沟口庆太;小牟田直幸 申请(专利权)人: 株式会社东芝
主分类号: H01L25/065 分类号: H01L25/065;H01L23/488;H01L21/60
代理公司: 北京市中咨律师事务所 11247 代理人: 刘瑞东;陈海红
地址: 日本*** 国省代码: 日本;JP
权利要求书: 查看更多 说明书: 查看更多
摘要: 发明提供层叠型半导体装置及其制造方法。实施方式的层叠型半导体装置具备:具有第1凸起电极的第1半导体芯片;具有第2凸起电极的第2半导体芯片。一边将凸起电极彼此连接,一边层叠第1及第2半导体芯片。在第1及第2半导体芯片的至少一方,设置阻挡用突起和粘接用突起。阻挡用突起与第1及第2半导体芯片的另一方以非粘接状态接触。粘接用突起与第1及第2半导体芯片粘接。
搜索关键词: 层叠 半导体 装置 及其 制造 方法
【主权项】:
一种层叠型半导体装置,其特征在于,具备:第1半导体芯片,其具有具备第1连接区域和除上述第1连接区域以外的第1非连接区域的第1表面;第2半导体芯片,其具有具备与上述第1连接区域对向的第2连接区域和除上述第2连接区域以外的第2非连接区域的第2表面,层叠在上述第1半导体芯片上;第1凸起连接部,其设置在上述第1表面的上述第1连接区域和上述第2表面的上述第2连接区域之间,以电气连接上述第1半导体芯片和上述第2半导体芯片;阻挡用突起,其在上述第1表面的上述第1非连接区域及上述第2表面的上述第2非连接区域的至少一方的区域局部地设置,且与上述第1非连接区域及上述第2非连接区域的另一方的区域以非粘接状态接触;粘接用突起,其在上述第1表面的上述第1非连接区域和上述第2表面的上述第2非连接区域之间局部地设置,与上述第1及第2表面粘接;和底部填充树脂,其在上述第1半导体芯片的上述第1表面和上述第2半导体芯片的上述第2表面之间的间隙填充。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于株式会社东芝,未经株式会社东芝许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/patent/201210170061.3/,转载请声明来源钻瓜专利网。

×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top