[发明专利]基于FPGA的微型空间过采样直流平衡串行解串器

摘要

本发明涉及一种基于FPGA的微型空间过采样直流平衡串行解串器，其目的是提供一种在没有内置串行解串器的FPGA中能够进行一些基于串行解串器的验证与设计。它主要包括时钟数据恢复模块CDR、8B/10B编码器、8B/10B解码器、异步FIFO缓冲模块、时钟产生模块、并转串模块、串转并模块、成帧模块与解帧模块。在发送端，数据经过异步FIFO缓冲模块缓冲后，经过成帧模块输入到8B/10B编码器（8位一帧）编码，然后经过并转串模块，最后差分输出。在接收端，差分信号经过差分输入模块接受后，输入到串转并模块输出，输出的数据经过8B/10B解码器解码后输入到解帧模块，最后经过异步FIFO缓冲模块缓冲输出。

主权项

一种基于FPGA的微型空间过采样直流平衡串行解串器，包括：一个时钟数据恢复模块CDR（1）、一个8B/10B编码器（2）、一个8B/10B解码器（3）、第一、第二2个异步FIFO缓冲模块（4、4’）、1个并转串模块（5）、一个串转并模块（6）、一个差分信号输出模块（7）、一个差分信号输入模块（8）、一个成帧模块（9）、一个解帧模块（10）与一个时钟产生模块（11）；其特征是：在发送端，输入数据经过第一异步FIFO缓冲模块（4）缓冲后，输入到成帧模块（9），然后输入8B/10B 编码器（2）中编码，再经过并转串模块（5）串行输出，最后经过差分信号输出模块（7）中的发送端以差分信号的方式输出；在接收端，差分信号经过差分信号输入模块（8）将转换信号后经过时钟数据恢复模块CDR（1）恢复数据和时钟，恢复后，数据经过串转并模块（6）将串行信号转变为并行后，经过8B/10B解码器（3）解码，然后进入解帧模块（10）解帧，最后经过第二异步FIFO缓冲模块（4’）缓冲输出；其中，发送端与接收端的时钟信号由时钟产生模块（11）管理控制。