[发明专利]基于FPGA的微型空间过采样直流平衡串行解串器

说明书

技术领域

本发明涉及一种基于FPGA的微型空间过采样直流平衡串行解串器，具体的说是一种涉及串并转换技术、低摆幅差分技术、编解码技术、时钟数据恢复技术、串行通信技术的串行解串器。

背景技术

串行解串器是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。

串行解串器具有广泛的应用。它最早应用于广域网(WAN)通信。国际上存在两种广域网标准：一种是SONET，主要通行于北美；另一种是SDH，主要通行于欧洲。这两种广域网标准制订了不同层次的传输速率。目前万兆(OC-192)广域网已在欧美开始实行，而中国大陆已升级到2.5千兆(OC-48)水平。串行解串器技术支持的广域网构成了国际互联网络的骨干网。串行解串器技术同样应用于局域网(LAN)通信。以太网是世界上最流行的局域网，其数据传输速率不断演变。IEEE在2002年通过的万兆以太网标准，把局域网传输速率提高到了广域网的水平，并特意制订了提供局域网和广域网无缝联接的串行WAN PHY。与此同时，串行解串器技术也广泛应用于不断升级的存储区域网(SAN)，例如光纤信道。

但是，大多数串行解串器是独立的专用标准产品（ASSP）或专用集成电路（ASIC）器件，虽然，在过去几年中已经看到内置串行解串器的FPGA器件系列，然而这些都是高端的FPGA，价格比较昂贵。莱迪斯半导体公司已经推出了两款带有串行解串器的FPGA系列：LatticeECP2M和LatticeECP3。ECP2M和ECP3 FPGA为设计人员提供一个高性能的综合平台，以满足他们设计下一代产品的需求。虽然这些产品性能比较高。但是，对于一般的设计者而言，这些产品还是比较昂贵的。在市场上，大部分的FPGA是没有内置串行解串器的，这满足不了基于串行解串器的下一代产品设计的需求。基于此，本发明提出了一种基于FPGA的微型空间过采样直流平衡串行解串器。

与其他一些技术相比，本发明的优点在于，可以在没有内置串行解串器的FPGA产品中用逻辑单元设计一个微型串行解串器以满足基于串行解串器的产品的验证和开发。解决了在没有串行解串器的FPGA中设计和验证基于串行解串器的设计问题。

发明内容

本发明的目的是：为了解决内置串行解串器系列FPGA成本高的不足，大部分FPGA产品没有内置串行解串器的问题，提出了一种基于FPGA的微型空间过采样直流平衡串行解串器，并且具有低功耗的特点。

本发明的技术方案是：一种基于FPGA的微型空间过采样直流平衡串行解串器，包括：一个时钟数据恢复模块CDR、一个8B/10B编码器、一个8B/10B解码器、第一、第二2个异步FIFO缓冲模块、1个并转串模块、一个串转并模块、一个差分信号输出模块、一个差分信号输入模块、一个成帧模块、一个解帧模块与一个时钟产生模块。连接方式如图1所示：在发送端，输入数据经过第一异步FIFO缓冲模块缓冲后，输入到成帧模块，然后输入8B/10B 编码器中，再经过并转串模块串行输出，最后经过差分信号输出模块中的发送端以差分信号的方式输出；在接收端，差分信号经过差分信号输入模块将差分信号后经过时钟数据恢复模块CDR恢复数据和时钟，恢复后，数据经过串转并模块将串行信号转变为并行后，经过8B/10B解码器中的解码，然后进入解帧模块解帧，最后经过第二异步FIFO缓冲模块缓冲输出。其中，发送端与接收端的时钟信号由时钟管理模块管理控制。