[发明专利]一种降低闪存待机功耗的结构及其方法有效
| 申请号： | 201010198412.2 | 申请日： | 2010-06-11 |
| 公开（公告）号： | CN101984492A | 公开（公告）日： | 2011-03-09 |
| 发明（设计）人： | 杨光军 | 申请（专利权）人： | 上海宏力半导体制造有限公司 |
| 主分类号： | G11C16/06 | 分类号： | G11C16/06 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 郑玮 |
| 地址： | 201203 上海*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明提供一种降低闪存待机功耗的结构，包括存储阵列、行译码器、列译码器和电压控制电路，所述列译码器与所述存储阵列通过位线相连，所述行译码器与所述存储阵列通过字线相连，其特征在于，所述电压控制电路与行译码器相连，用于降低所述行译码器的待机功耗；所述电压控制电路还与所述列译码器相连，用于降低所述列译码器的待机功耗。本发明在工艺制作完成后，通过电压控制电路提高行译码器启动单元的上拉单元的基底偏压，进而降低其阈值电压；电压控制电路提高列译码器启动单元的基底偏压，进而降低其阈值电压；降低所述行译码器和列译码器的待机功耗，进而在闪存待机时减小漏电功耗。 | ||
| 搜索关键词： | 一种 降低 闪存 待机 功耗 结构 及其 方法 | ||
【主权项】：
一种降低闪存待机功耗的结构，包括存储阵列、行译码器、列译码器和电压控制电路，所述列译码器与所述存储阵列通过位线相连，所述行译码器与所述存储阵列通过字线相连，其特征在于，所述电压控制电路与行译码器相连，用于降低所述行译码器的待机功耗；所述电压控制电路还与所述列译码器相连，用于降低所述列译码器的待机功耗。
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