[发明专利]一种降低闪存待机功耗的结构及其方法

说明书

技术领域

本发明涉及集成电路设计领域，尤其涉及一种降低闪存待机功耗的结构及其方法。 

背景技术

闪存是一种重要的存储设备，闪存因为具有可多次进行数据读写，擦除，同时具有高密度、大容量、较低的读写操作耗时，以及非易失性，低功耗等特点而越来越广的被用于个人电脑，各种数字电子设备以及其他各种的数字存储设备领域；近年来，其工艺技术日趋成熟，成本价格逐渐降低，后端应用技术的日益完善，这些都大大的刺激了闪存市场的发展，使其逐渐在存储领域与硬盘的地位平凡秋色。在闪存制作过程中，由于工艺等问题，生产出来的芯片会在性能上有差别，一旦工艺制作阶段完成，单个产品由于工艺等问题在性能上的问题就很难优化，这会大大影响产量和成本，故要在封装前对每个产品进行性能测试。为简化测试过程，生产商通常采用内建自测电路(BIST，Built-in SelfTest)对产品进行检测，内建自测电路是在设计时在电路中植入相关功能电路用于提供自我测试功能的技术，以此降低器件测试对自动测试设备(ATE)的依赖程度，提高产量和生产效率，降低成本。 

随着闪存的高密度，大容量，快读写速度的趋势，功耗成为技术人员日益关注的问题。在闪存中，行译码电路和列译码电路是产生闪存待机漏电功耗(待机功耗，Standby leakage power)的主要原因。在闪存待机时，闪存的容量非常大，闪存的行译码和列译码电路复杂，故在闪存进入待机状态时，行译码电路和列译码电路应都处于关断状态，但实际工艺制作完成后，行译码电路和列译码电路会出现漏电问题，复杂的行译码电路和列译码电路就有可能造成大量的漏电功耗。 

降低待机功耗的方法是提高基底偏压，进而降低阈值电压，进而在闪存待 机时减小漏电功耗。 

发明内容

本发明要解决的技术问题是，在闪存制作完成未封装前，在闪存正常工作要求下，降低待机功耗。 

为解决上述问题，本发明提供一种降低闪存待机功耗的结构，包括存储阵列、行译码器、列译码器和电压控制电路，所述列译码器与所述存储阵列通过位线相连，所述行译码器与所述存储阵列通过字线相连，所述电压控制电路与行译码器相连，用于降低所述行译码器的待机功耗；所述电压控制电路还与所述列译码器相连，用于降低所述列译码器的待机功耗。 

进一步的，所述行译码器包括若干启动单元，所述启动单元互相并联，均与所述存储阵列相连，用于控制行译码器开启和关闭；所述启动单元均包括上拉单元，所述上拉单元输出端与所述存储阵列相连，所述上拉单元为MOS管，所述MOS管的基底与所述电压控制电路相连，所述电压控制电路用于提高所述MOS管的基底偏压。 

进一步的，所述列译码器包括若干选择单元，所述选择单元互相并联，均与所述存储阵列相连，用于选择输出路径；所述选择单元包括至少一个MOS管，所述MOS管互相串联，所述MOS管的基底与所述电压控制电路相连，所述电压控制电路用于提高所述MOS管的基底偏压。 

进一步的，所述电压控制电路包括内建自测电路和电压发生器，所述内建自测电路分别与所述存储阵列、所述电压发生器相连，所述内建自测电路对所述存储阵列进行扫描，向所述电压发生器发出电压修正信号，所述电压发生器分别与所述上拉单元、所述选择单元相连，所述电压发生器控制所述上拉单元和所述选择单元的电压。 

进一步的，所述电压控制电路给所述行译码器启动单元中上拉单元第一电压，给所述列译码器的选择单元第二电压，提高第一电压和第二电压，检测所述闪存读取时间是否符合要求，读取数据是否正确，如果所述读取时间符合要求，所述读取数据正确，则继续提高所述第一电压和第二电压，如果所述读取时间不符合要求或读取数据不正确，则设置上一次读取过程中所述第一电压和 第二电压值作为控制电压。 

进一步的，所述电压控制电路包括内建自测电路和电压发生器，所述内建自测电路发出电压修正信号给所述电压生成器，所述电压发生器根据电压修正信号发出第一电压给所述上拉单元，发出第二电压给所述选择单元，控制所述上拉单元和所述选择单元的电压。 

进一步的，所述行译码器包括若干启动单元，所述启动单元互相并联，均与所述存储阵列相连，用于控制行译码器开启和关闭；所述启动单元均包括上拉单元，所述上拉单元输出端与所述存储阵列相连，所述上拉单元为MOS管，所述MOS管的基底与所述电压发生器相连，所述电压发生器用于提高所述MOS管的基底偏压。