[发明专利]具有改善的忙闲度校正的集成电路器件及其操作方法无效
| 申请号： | 200410031231.5 | 申请日： | 2004-03-26 |
| 公开（公告）号： | CN1542861A | 公开（公告）日： | 2004-11-03 |
| 发明（设计）人： | 李宇镇;金圭现 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G11C29/00 | 分类号： | G11C29/00 |
| 代理公司： | 北京市柳沈律师事务所 | 代理人： | 吕晓章;马莹 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | 提供包含忙闲度检测器电路的忙闲度校正电路，该忙闲度检测器电路被结构成产生分别与第一内部时钟信号和第二内部时钟信号相关的第一和第二控制值。还提供了比较器电路，比较第一控制值与第二控制值并提供比较结果。计数器响应比较结果进行加法和/或减法运算以提供数字码。数/模转换器响应该数字码产生第三和第四控制值。最后，忙闲度校正器接收第一和第二外部时钟信号及第一至第四控制值并产生具有校正忙闲度的第一和第二内部时钟信号。经第一路径接收第一和第二控制值，经与该第一路径分离的第二路径接收第三和第四控制值。还提供了操作该忙闲度校正电路的相关方法。 | ||
| 搜索关键词： | 具有 改善 忙闲度 校正 集成电路 器件 及其 操作方法 | ||
【主权项】：
1.一种数字忙闲度校正电路，包括：忙闲度检测器电路，其被结构成产生分别与第一内部时钟信号和第二内部时钟信号相关的第一和第二控制值；比较器电路，其被结构成将所述第一控制值与所述第二控制值进行比较并提供比较结果；计数器电路，其被结构成响应所述比较结果进行加法或减法运算以提供数字码；数/模转换器，其被结构成响应所述数字码而产生第三和第四控制值；和忙闲度校正器电路，其被结构成接收所述第一至第四控制值并产生具有校正忙闲度的第一和第二内部时钟信号，经由第一路径在该忙闲度校正器电路处接收所述第一和第二控制值，经由与该第一路径分离的第二路径在该忙闲度校正器电路处接收所述第三和第四控制值。
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