[发明专利]半导体集成电路

摘要

本发明的课题是提供在根据输入的信号使输出信号的逻辑电平变化时可抑制该输出信号的信号波形的紊乱的半导体集成电路。驱动电路12生成按照输入信号X的从H至L的变化分别从L至H变化、按照输入信号X的从L至H的变化分别从H至L变化的控制信号A1、A2以及按照输入信号X的从H至L的变化分别从H至L变化、按照输入信号X的从L至H的变化分别从L至H变化的控制信号B1、B2，分别供给MOS晶体管MA1、MA2、MB1、MB2的栅端子。调整这4个控制信号A1～B2的逻辑电平的变化时序，以便产生4个MOS晶体管MA1～MB2同时导通或关断的期间。

主权项

1.一种半导体集成电路，其特征在于：具备：第1导电型的第1MOS晶体管，具有连接到第1节点上的漏端子；与上述第1导电型不同的第2导电型的第2MOS晶体管，具有连接到上述第1节点上的漏端子；上述第1导电型的第3MOS晶体管，具有连接到第2节点上的漏端子和连接到上述第1MOS晶体管的源端子上的源端子；上述第2导电型的第4MOS晶体管，具有连接到上述第2节点上的漏端子和连接到上述第2MOS晶体管的源端子上的源端子；以及驱动电路，生成其逻辑电平响应于共同的输入信号而变化的第1至第4控制信号，分别供给上述第1至第4MOS晶体管的栅端子，上述第1控制信号响应于上述输入信号的从高电平向低电平的第1电平变化，在第1时刻处开始从低电平向高电平变化，响应于上述输入信号的从低电平向高电平的第2电平变化，在第2时刻处开始从高电平向低电平变化，上述第2控制信号响应于上述输入信号的上述第1电平变化，在比上述第1时刻晚的第3时刻处开始从低电平向高电平变化，响应于上述输入信号的上述第2电平变化，在比上述第2时刻早的第4时刻处开始从高电平向低电平变化，上述第3控制信号响应于上述输入信号的上述第1电平变化，在第5时刻处开始从高电平向低电平变化，响应于上述输入信号的上述第2电平变化，在第6时刻处开始从低电平向高电平变化，上述第4控制信号响应于上述输入信号的上述第1电平变化，在比上述第5时刻早的第7时刻处开始从高电平向低电平变化，响应于上述输入信号的上述第2电平变化，在比上述第6时刻晚的第8时刻处开始从低电平向高电平变化，上述第1时刻和第2时刻之间的期间的至少一部分与上述第5时刻和第6时刻之间的期间的至少一部分重复，上述第3时刻和第4时刻之间的期间的至少一部分与上述第7时刻和第8时刻之间的期间的至少一部分重复。