[发明专利]三相半轨通过门差动逻辑电路无效
| 申请号： | 01120654.3 | 申请日： | 2001-07-23 |
| 公开（公告）号： | CN1399406A | 公开（公告）日： | 2003-02-26 |
| 发明（设计）人： | 林泓均;陈奕帆 | 申请（专利权）人： | 智邦科技股份有限公司 |
| 主分类号： | H03K19/00 | 分类号： | H03K19/00;H03K19/08;H03K19/20 |
| 代理公司： | 北京三友知识产权代理有限公司 | 代理人： | 刘世长 |
| 地址： | 台湾省*** | 国省代码： | 台湾;71 |
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| 摘要： | 本发明公开了一种三相半轨通过门差动逻辑电路(HRPGDL)，其是使用类似对于电荷再循环的一对互耦合反相器的结构，并搭配两个受第一时序及反相第一时序控制的电晶体，以及两个由反相第二时序控制的电晶体，以利用多相位来控制数据传递及使用通过门逻辑来减少电晶体数目及增加操作速度。本发明速度快，适用于低电源电压，且其功率－－延迟乘积的性能优于其他的动态逻辑电路。 | ||
| 搜索关键词： | 三相 通过 差动 逻辑电路 | ||
【主权项】：
1、一种三相半轨通过门差动逻辑电路，其特征在于包括：第一输出节点(Out)及第二输出节点(/Out)；一对互耦合的反相器，其连接至该第一与第二输出节点；一个受反相第一时序控制的N通道金属氧化物半导体(NMOS)电晶体耦合该第一与第二输出节点；两个分别受第一时序及反相第一时序控制的N通道金属氧化物半导体电晶体及P通道金属氧化物半导体(PMOS)电晶体，分别连至该对互耦合反相器的两对源极端与电源或接地端；以及两个由反相第二时序控制的N通道金属氧化物半导体电晶体，其分别耦合两组通过门逻辑树与该第一及第二输出节点。
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