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[发明专利]存储器高效的末级高速缓存架构-CN201810049930.4有效
发明人： J·高尔;A·曼达尔;A·诺丽;S·萨布拉蒙尼 -专利权人：英特尔公司
申请日： 2018-01-18 - 公布日： 2023-09-12 - 主分类号： G06F12/0811 文献下载
摘要：本申请公开了存储器高效的末级高速缓存架构。描述了存储器高效的末级高速缓存(LLC)架构。实现LLC架构的处理器可以包括处理器核、可操作地耦合至处理器核的末级高速缓存(LLC)、以及可操作地耦合至LLC的高速缓存控制器。高速缓存控制器用于监视对处理器核和与LLC相关联的动态随机存取存储器(DRAM)设备之间的信道的带宽要求。高速缓存控制器进一步用于：当带宽要求超过第一阈值时，执行从DRAM设备的第一定义数量的连续读取；以及当带宽要求未超过第一阈值时，对来自LLC的经修改的行执行到DRAM设备的第一定义数量的连续写入。
存储器高效高速缓存架构

[发明专利]区域感知增量预取器-CN202211664474.7在审
发明人： S·沙;A·V·诺丽;S·萨布拉蒙尼;S·什沃茨曼;P·I·克留科夫;L·拉帕波特 -专利权人：英特尔公司
申请日： 2022-12-23 - 公布日： 2023-06-27 - 主分类号： G06F12/0862 文献下载
摘要：本公开涉及区域感知增量预取器。一种装置包括存储器电路系统的预取电路系统，该存储器电路系统包括第一数据结构，该预取电路系统耦合到存储器电路系统。预取电路系统用于在第一数据结构中存储与分配给程序的存储器区域的第一子区域相对应的第一子区域条目。第一子区域条目包括多个增量值。多个增量值中的第一增量值表示与存储器区域的第二子区域内的连续存储器访问相关联的两个缓存行之间的第一距离。预取电路系统进一步用于：检测第一子区域中第一缓存行的第一存储器访问；基于第一缓存行和多个增量值来标识预取候选；以及基于要被预取到缓存中的预取候选中的至少两个预取候选来发出至少一个预取请求。
区域感知增量预取器

[发明专利]用于促进分支预测单元的改善的带宽的设备、方法和系统-CN202211370612.0在审
发明人： S·班迪什特;J·高尔;F·萨拉;A·Y·斯弗特索夫;J·W·斯塔克四世;L·拉波波特;S·萨布拉蒙尼 -专利权人：英特尔公司
申请日： 2022-11-03 - 公布日： 2023-06-23 - 主分类号： G06F9/38 文献下载
摘要：本申请公开了用于促进分支预测单元的改善的带宽的设备、方法和系统。用于基于被采用分支的预测来确定指令的执行的处理器的技术和机制。在实施例中，第一预测单元在接连的分支预测周期中的一个周期中生成多个分支预测中的每个分支预测。向执行管线提供分支预测的指示，该执行管线基于该指示来准备执行指令。在分支预测中的第一分支预测被确定为具有低置信度类型的情况下，所述第一分支预测进一步被指示到第二预测单元，该第二预测单元基于第一分支预测针对其被作出的分支指令的同一分支指令来执行第二分支预测。在另一实施例中，第二预测单元基于第一和第二软分支预测彼此不一致而发信号通知执行管线的状态要被清除。
用于促进分支预测单元改善带宽设备方法系统

[发明专利]用于对函数调用的基于硬件的记忆化的装置和方法-CN202111407634.5在审
发明人： N·K·桑达拉拉詹;S·萨布拉蒙尼;J·高尔;S·R·S·S·琼加拉 -专利权人：英特尔公司
申请日： 2021-11-24 - 公布日： 2022-06-28 - 主分类号： G06F9/38 文献下载
摘要：本申请公开了用于对函数调用的基于硬件的记忆化的装置和方法。本文描述了用于对重复函数调用进行记忆化的装置和方法。一种装置实施例包括：uop缓冲器电路，用于基于来自处理流水线的引退微操作(uop)标识函数以用于记忆化；记忆化引退电路，用于生成函数的签名，该签名包括函数的输入数据和输出数据；记忆化数据结构，用于存储签名；以及预测器电路，用于检测要由处理流水线执行的函数的实例，并且当与函数相关联的置信度水平高于阈值时响应性地将与实例相关联的uop的第一子集从执行排除。然后数据依赖于实例的执行的一条或多条指令被提供来自记忆化数据结构的函数的输出数据。
用于函数调用基于硬件记忆装置方法

[发明专利]处理器核高速缓存内的推测性解压缩-CN202111397430.8在审
发明人： J·高尔;A·乔汉;V·戈帕尔;V·尚伯格;S·萨布拉蒙尼;W·费格哈利 -专利权人：英特尔公司
申请日： 2021-11-23 - 公布日： 2022-06-24 - 主分类号： G06F12/0806 文献下载
摘要：本申请公开了处理器核高速缓存内的推测性解压缩。描述了涉及处理器核高速缓存内的推测性解压缩的方法和装置。在实施例中，解码电路系统将解压缩指令解码为第一微操作和第二微操作。第一微操作引起一个或多个加载操作，以将数据取出到处理器核的高速缓存的多个高速缓存行中。解压缩引擎(DE)电路系统响应于第二微操作而对来自处理器核的高速缓存的多个高速缓存行的所取出的数据进行解压缩。解压缩指令使得DE电路系统执行对多个高速缓存行的乱序解压缩。还公开并要求保护其他实施例。
处理器高速缓存推测解压缩

[发明专利]基于分支指令信息来访问分支目标缓冲器-CN202111386725.5在审
发明人： N·K·桑达拉拉詹;S·萨布拉蒙尼;S·S·S·琼加拉 -专利权人：英特尔公司
申请日： 2021-11-22 - 公布日： 2022-06-24 - 主分类号： G06F9/38 文献下载
摘要：本申请公开了基于分支指令信息来访问分支目标缓冲器。在一个实施例中，处理器包括：解码电路，该解码电路用于对分支指令进行解码，该分支指令包括提示字段，该提示字段用于提供同分支指令与该分支指令的目标指令之间的距离有关的空间信息；分支预测器，该分支预测器用于预测分支指令是否要被采用；以及分支目标缓冲器(BTB)，该BTB耦合至分支预测器。BTB可至少部分地基于空间信息将针对分支指令的条目分配在该BTB的第一部分和该BTB的第二部分中的一者中。描述并要求保护其他实施例。
基于分支指令信息访问目标缓冲器

[发明专利]用于难以预测的分支的替代路径解码-CN202111388869.4在审
发明人： N·桑达拉拉詹;S·萨布拉蒙尼 -专利权人：英特尔公司
申请日： 2021-11-22 - 公布日： 2022-06-24 - 主分类号： G06F9/48 文献下载
摘要：本申请公开了用于难以预测的分支的替代路径解码。一种集成电路的实施例可以包括：核；前端单元，耦合至核，用于对一条或多条指令解码，其中，前端单元包括：第一解码路径；第二解码路径；以及电路，用于：预测一条或多条指令中的条件分支指令的被采用分支；在第一解码路径上对被采用分支的所预测的路径解码；确定条件分支指令是否对应于难以预测的条件分支指令以及第二解码路径是否可用；以及如果确定如此，则在第二解码路径上对难以预测的条件分支指令的不被采用分支的替代路径解码。公开并要求保护其他实施例。
用于难以预测分支替代路径解码

[发明专利]用于具有大代码占用的工作负载的动态共享高速缓存分区-CN202111388882.X在审
发明人： P·卡鲁卡尔;A·V·诺丽;S·萨布拉蒙尼 -专利权人：英特尔公司
申请日： 2021-11-22 - 公布日： 2022-06-24 - 主分类号： G06F12/084 文献下载
摘要：本申请公开了用于具有大代码占用的工作负载的动态共享高速缓存分区。一种集成电路的实施例可以包括：核；第一级核高速缓存存储器；共享核高速缓存存储器；第一高速缓存控制器；第二高速缓存控制器；以及电路，该电路用于：确定工作负载是否具有大代码占用，以及如果确定如此，则将共享核高速缓存存储器的N个通道分区为第一区块的通道和第二区块的通道，其中第一区块的M个通道被保留用于来自工作负载的代码高速缓存行，并且第二区块的N减M个通道被保留用于来自工作负载的数据高速缓存行，其中N和M是正整数值，并且N减M大于0。
用于具有代码占用工作负载动态共享高速缓存分区

[发明专利]基于分支指令类型的分段分支目标缓冲器-CN202111389356.5在审
发明人： N·K·桑达拉拉詹;S·萨布拉蒙尼;S·S·S·琼加拉 -专利权人：英特尔公司
申请日： 2021-11-22 - 公布日： 2022-06-24 - 主分类号： G06F9/38 文献下载
摘要：本申请公开了基于分支指令类型的分段分支目标缓冲器。在一个实施例中，处理器包括：分支预测器，该分支预测器用于预测分支指令是否要被采用；以及分支目标缓冲器(BTB)，该BTB耦合至分支预测器。分支目标缓冲器可被分段为第一高速缓存部分和第二高速缓存部分，其中，响应于分支要被采用的指示，BTB用于至少部分地基于分支指令的类型、分支指令的发生频率、以及同分支指令的目标的目标地址与该分支指令的地址之间的距离有关的空间信息来访问第一高速缓存部分和第二高速缓存部分中的一者中的条目。描述并要求保护其他实施例。
基于分支指令类型分段目标缓冲器

[发明专利]通过使用忘记存储来增加每核存储器带宽-CN202111415631.6在审
发明人： J·高尔;A·乔汉;V·戈帕尔;V·尚伯格;S·萨布拉蒙尼;W·费格哈利 -专利权人：英特尔公司
申请日： 2021-11-25 - 公布日： 2022-06-24 - 主分类号： G06F3/06 文献下载
摘要：本申请公开了通过使用忘记存储来增加每核存储器带宽。描述了与用于通过使用忘记存储来增加每核存储器带宽的技术有关的方法和装置。在实施例中，高速缓存存储缓冲器。执行电路系统执行指令。指令基于缓冲器的起始地址和缓冲器的尺寸而使得高速缓存中的一个或多个高速缓存行被标记。高速缓存中的所标记的高速缓存行要被阻止而无法被写回到存储器。还公开并要求保护其他实施例。
通过使用忘记存储增加存储器带宽

[发明专利]用于连续性感知转换后备缓冲器的页分配-CN202111019518.6在审
发明人： A·普拉萨德;S·萨布拉蒙尼 -专利权人：英特尔公司
申请日： 2021-09-01 - 公布日： 2022-04-01 - 主分类号： G06F12/0882 文献下载
摘要：本申请公开了用于连续性感知转换后备缓冲器的页分配。系统、设备和方法可以提供以下技术：为与错误相关联的虚拟存储器地址分配物理页，确定包含该虚拟存储器地址的地址空间的尺寸和布局，以及基于该地址空间的尺寸和布局对一组连续的物理存储器页进行软预留。
用于连续性感知转换后备缓冲器分配

[发明专利]用于早期流水线重定向的指令集架构和微架构-CN202110947656.4在审
发明人： S·古普塔;N·K·苏达拉詹;S·萨布拉蒙尼;R·纳塔拉詹 -专利权人：英特尔公司
申请日： 2021-08-18 - 公布日： 2022-03-29 - 主分类号： G06F9/38 文献下载
摘要：本申请公开了用于早期流水线重定向的指令集架构和微架构。描述了关于用于使用加载地址预测的早期流水线重定向以缓解分支误预测损害的指令集架构(ISA)和/或微架构的方法和装置。在实施例中，解码电路对加载指令解码，并且加载地址预测器(LAP)电路发布对存储器的、对用于加载指令的加载操作的数据的加载预取请求。计算电路基于来自加载预取请求的数据来执行加载指令的分支操作的结果。并且，重定向电路响应于分支操作的结果与针对分支的所存储的预测值之间的不匹配而传送信号以引起对与加载指令相关联的数据的转储清除。还公开并要求保护其他实施例。
用于早期流水线定向指令架构

[发明专利]用于双空间模式预取器的装置、方法和系统-CN202010580932.3在审
发明人： R·贝拉;A·V·诺丽;S·萨布拉蒙尼 -专利权人：英特尔公司
申请日： 2020-06-23 - 公布日： 2021-03-23 - 主分类号： G06F9/30 文献下载
摘要：本申请公开了用于双空间模式预取器的装置、方法和系统。描述了关于双空间模式预取器的系统、方法和装置。在一个实施例中，预取电路用于通过以下操作将高速缓存行从存储器预取至高速缓存中：跟踪针对单个访问签名的对高速缓存的页和高速缓存行访问；针对多个页中的每个页的高速缓存行访问生成空间位模式，该空间位模式被移位到针对每个页的第一高速缓存行访问；对于具有相同空间位模式的多个空间位模式中的每个空间位模式，针对单个访问签名生成单一空间位模式，以形成多个单一空间位模式；对多个单一空间位模式执行逻辑或操作，以针对单个访问签名创建第一经调制的位模式；对多个单一空间位模式执行逻辑与操作，以针对单个访问签名创建第二经调制的位模式；接收针对单个访问签名的预取请求；以及针对预取请求，在阈值未被超过时使用第一经调制的位模式并且在阈值被超过时使用第二经调制的位模式来执行预取操作。
用于空间模式预取器装置方法系统

[发明专利]用于动态调整处理器特征的技术-CN202010561493.1在审
发明人： A·乔汉;J·高尔;F·萨拉;L·拉帕波特;Z·司珀勃;A·尧厄兹;S·萨布拉蒙尼 -专利权人：英特尔公司
申请日： 2020-06-18 - 公布日： 2021-03-19 - 主分类号： G06F9/48 文献下载
摘要：本申请公开了用于动态调整处理器特征的技术。处理器包括微架构特征和动态调整单元(DTU)电路。处理器分别在微架构特征被禁用和被启用的情况下对于第一和第二执行窗口执行程序。DTU电路自动判定处理器在第二执行窗口中是否实现了更差的性能。响应于确定处理器在第二执行窗口中实现了更差的性能，DTU电路更新用于程序的所选择地址的有用性状态以表示更差的性能。响应于在微架构特征被启用的情况下处理器实现了更差的性能的多个连续确定，DTU电路自动更新有用性状态以表示经确认的差状态。响应于有用性状态表示经确认的差状态，DTU电路对于第二执行窗口之后的执行窗口针对所选择地址自动禁用微架构特征。描述并要求保护其他实施例。
用于动态调整处理器特征技术

[发明专利]在硬件中检测条件分支的动态控制流重汇聚点-CN202010200124.X在审
发明人： A·乔汉;F·萨拉;J·高尔;Z·司珀勃;L·拉帕波特;A·尧厄兹;S·萨布拉蒙尼 -专利权人：英特尔公司
申请日： 2020-03-20 - 公布日： 2021-01-19 - 主分类号： G06F9/30 文献下载
摘要：本申请公开了在硬件中检测条件分支的动态控制流重汇聚点。与用于关键分支的自动断言的硬件有关的系统、方法和装置。在一个实施例中，处理器核包括：解码器，用于将指令解码为经解码的指令；执行单元，用于执行经解码的指令；分支预测期电路，用于预测分支指令的未来结果；以及分支断言管理器电路，用于禁用对包括分支指令的条件关键分支的所预测的未来结果的使用。
硬件检测条件分支动态控制汇聚

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