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[发明专利]使用可编程控制电路选择性地提供时钟信号-CN201880081645.9有效
发明人：布莱恩·C·贾德;I·K·噶奴索夫;C·M·阮;R·I·傅 -专利权人：赛灵思公司
申请日： 2018-12-06 - 公布日： 2023-09-26 - 主分类号： H03K5/15 文献下载
摘要：公开的电路布置包括逻辑电路(105)、耦接至逻辑电路并包括第一多个双稳态电路(202)的输入寄存器逻辑(104)以及耦接至输入寄存器逻辑的控制电路(102)。控制电路被配置为根据输入时钟信号(150)生成多个延迟的时钟信号(142、148、306、308、320、326、414、416)。多个延迟的时钟信号包括第一延迟的时钟信号(142、148、306、308、320、326、414、416)和第二延迟的时钟信号(142、148、306、308、320、326、414、416)。控制电路选择性地将输入时钟信号或多个延迟的时钟信号中的一个或多个信号提供给第一多个双稳态电路的时钟输入，并选择性地将输入时钟信号或多个延迟的时钟信号中的一个或多个信号提供给逻辑电路。控制电路包括可变时钟延迟逻辑电路(302)，其被配置为以逻辑电路的时钟延迟对输入寄存器逻辑的时钟延迟进行均衡。
使用可编程控制电路选择性提供时钟信号

[发明专利]表决电路和自校正锁存器-CN201780049910.0有效
发明人： C·M·阮;R·I·傅 -专利权人：赛灵思公司
申请日： 2017-07-18 - 公布日： 2022-12-16 - 主分类号： H03K19/003 文献下载
摘要：所公开的表决电路包括上拉电路(110)，其被连接到输出节点(126)和正电源电压(122)。下拉电路(112)被连接到输出节点(126)和地(124)，以及输出节点(126)被耦接以接收第一双稳态电路(104)的真实输出。上拉电路(110)响应于来自处于第一状态的第二(106)和第三(108)双稳态电路的互补输出信号，将输出节点(126)拉到正电源电压，以及下拉电路(112)响应于来自处于第二状态的第二(106)和第三(108)双稳态电路的互补输出信号，将输出节点(126)拉到地(124)，其中第二状态与第一状态相反。
表决电路校正锁存器