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[发明专利]用于时钟相位生成的方法和装置-CN201780042589.3有效
发明人： J·南宫;M·瑞泽;P·乌帕德亚雅;V·曼塞纳;C·赫恩;M·埃里特 -专利权人：赛灵思公司
申请日： 2017-05-31 - 公布日： 2023-10-24 - 主分类号： H03L7/099 文献下载
摘要：本申请公开了一种用于时钟相位生成的方法、非暂时性计算机可读介质以及电路。电路(100)包括注入锁定振荡器(102)、环路控制器(116)和相位内插器(108)。注入锁定振荡器(102)包括用于接收注入时钟信号(112)的输入和用于转发一组固定时钟相位的输出。环路控制器(116)包括用于接收固定时钟相位的相位分离误差的输入和用于转发从相位分离误差导出的供电电压的输出。供电电压将注入锁定振荡器(102)的自由运行频率匹配至注入时钟信号(112)的频率。相位内插器(108)包括用于直接从注入锁定振荡器(102)接收该组固定时钟相位的输入、用于从环路控制器(116)接收供电电压的输入以及用于转发任意时钟相位的输出。
用于时钟相位生成方法装置

[发明专利]具有采样相位检测器的锁相环-CN201780028642.4有效
发明人： M·瑞泽;P·乌帕德亚雅;A·M·贝克勒 -专利权人：赛灵思公司
申请日： 2017-05-19 - 公布日： 2023-04-28 - 主分类号： H03L7/089 文献下载
摘要：一种示例的锁相环(PLL)电路(100)包括采样相位检测器(103)，其被配置为接收参考时钟和反馈时钟，并被配置为提供第一控制电流和脉冲信号。PLL还包括电荷泵(107)，其被配置为基于第一控制电流和脉冲信号生成第二控制电流。PLL还包括环路滤波器(109)，其被配置为对第二控制电流进行滤波并生成振荡器控制电压。PLL还包括压控振荡器(VCO)(116)，其被配置为基于振荡器控制电压生成输出时钟。PLL还包括分频器(118)，其被配置为从输出时钟生成参考时钟。
具有采样相位检测器锁相环

[发明专利]基于低功率反相器的CTLE-CN202080096772.3在审
发明人： J·卓;K·郑;P·乌帕德亚雅 -专利权人：赛灵思公司
申请日： 2020-12-28 - 公布日： 2022-10-14 - 主分类号： H03K19/017 文献下载
摘要：提供了包括连续时间线性均衡器CTLE的电子器件。连续时间线性均衡器CTLE的一个例子包括第一反相器(402)；第二反相器(404),具有接收输入信号的输入端(IN)；电容器(408)，被耦接在第一反相器(402)的输入端和第二反相器(404)的输入端之间；电阻器(410)，被耦接在共模电压(VCM)与第一反相器的输入端之间；第三反相器(406)，具有输出端，以提供输出信号(Out)；以及节点(416)，包括第一反相器(404)的输出端、第二反相器(402)的输出端、第三反相器(406)的输入端、和第三反相器的输出端。
基于功率反相器 ctle

[发明专利]数字分数分频倍增的注入锁定振荡器-CN201780030575.X有效
发明人： R·K·南德瓦纳;P·乌帕德亚雅 -专利权人：赛灵思公司
申请日： 2017-04-06 - 公布日： 2022-09-27 - 主分类号： H03L7/08 文献下载
摘要：示例时钟发生器电路包括分数参考发生器(202)，分数参考发生器(202)被配置为响应于基准参考时钟和相位误差信号生成参考时钟，参考时钟的频率是基准时钟频率的有理数倍。时钟发生器电路包括数控延迟线DCDL(308)以及脉冲发生器(206)，DCDL(308)基于第一控制代码延迟参考时钟，脉冲发生器(206)被配置为基于延迟的参考时钟生成脉冲。时钟发生器电路包括数控振荡器DCO(208)，DCO(208)被配置为基于第二控制代码生成输出时钟并包括被耦接到脉冲发生器的注入输入以接收脉冲。时钟发生器电路包括相位检测器(316)和控制电路，相位检测器被配置为比较输出时钟和参考时钟并生成相位误差信号，控制电路被配置为基于相位误差信号生成第一和第二控制代码。
数字分数分频倍增注入锁定振荡器

[发明专利]支持锁定到眼中心的波特率时钟数据恢复的连续时间线性均衡适配算法-CN202080078882.7在审
发明人： Z·D·吴;P·乌帕德亚雅 -专利权人：赛灵思公司
申请日： 2020-10-06 - 公布日： 2022-07-08 - 主分类号： H04L25/03 文献下载
摘要：装置和相关方法涉及采用具有最小均方误差波特率时钟的连续时间线性均衡电路和数据恢复电路以能够锁定到眼图的中心或接近中心。在说明性示例中，电路可以包括：符号间干扰(ISI)检测器，其被配置为接收数据和误差样本；求和电路，其被耦接到ISI检测器的输出；移动平均滤波器，其被配置为接收求和电路的输出并产生平均输出；投票器，其被配置为响应于平均输出和预定阈值产生投票；以及累加器和代码生成器，其被配置为响应于所产生的投票生成代码信号。通过引入移动平均滤波器和投票器，可以获得锁定到眼图中心或接近中心的更快的方法。
支持锁定眼中波特率时钟数据恢复连续时间线性均衡算法

[发明专利]异串联双环肽复合物-CN202080059317.6在审
发明人： K·麦克唐奈;P·乌帕德亚雅;J·拉赫登兰塔;G·穆德 -专利权人：拜斯科技术开发有限公司
申请日： 2020-07-30 - 公布日： 2022-05-27 - 主分类号： C07K7/08 文献下载
摘要：本发明涉及异串联双环肽复合物，其包含结合EphA2的第一肽配体，所述第一肽配体通过接头与两个结合CD137的第二肽配体缀合。本发明还涉及所述异串联双环肽复合物在预防、抑制或治疗癌症中的用途。
串联环肽复合物

[发明专利]相位内插器和实施相位内插器的方法-CN201680080390.5有效
发明人： C·赫恩;P·乌帕德亚雅;K·吉尔里 -专利权人：赛灵思公司
申请日： 2016-11-16 - 公布日： 2022-05-03 - 主分类号： H03K5/135 文献下载
摘要：本申请描述了用来产生时钟信号的、在集成电路中实施的相位内插器。所述相位内插器包括：被耦接成接收多个时钟信号的多个输入(121)；多个晶体管对(330、332、340、342)，每个晶体管对具有被耦接到第一输出节点(310)的第一晶体管和被耦接到第二输出节点(314)的第二晶体管，其中与所述晶体管对相关联的第一时钟信号被耦接到所述第一晶体管的栅极，并且与所述晶体管对相关联的第一时钟信号的反相信号被耦接到所述第二晶体管的栅极；被耦接到所述第一输出节点的第一有源电感器负载(308)；以及被耦接到所述第二输出节点的第二有源电感器负载(312)。
相位内插实施方法

[发明专利]用于校准集成电路器件中电路的电路和方法-CN202080052101.7在审
发明人： C·F·潘;A·拉拉巴;P·乌帕德亚雅 -专利权人：赛灵思公司
申请日： 2020-06-04 - 公布日： 2022-03-01 - 主分类号： H03K5/135 文献下载
摘要：描述了一种用于校准集成电路器件中的电路的电路装置。所述电路装置可以包括：主电路(1102)，被配置为在第一输入处(1106)接收输入数据以及在第一输出处(1108)生成输出数据，其中所述输出数据基于输入数据和主电路的功能；复制电路(1104)，被配置为在第二输入处(1114)接收校准数据以及基于校准数据在第二输出处(1118)生成校准输出数据，其中复制电路提供主电路的功能的复制功能；以及校准电路(1120)，被配置为在前台校准模式期间从主电路接收输出数据，并且在后台校准模式期间从复制电路接收校准输出数据；其中，校准电路在后台校准模式期间向主电路提供控制信号。还描述了校准集成电路器件中的电路的方法。
用于校准集成电路器件电路方法

[发明专利]线性增益码交织的自动增益控制电路-CN201680082411.7有效
发明人： D·Z·图尔克·梅莱克;P·乌帕德亚雅;张琨永 -专利权人：赛灵思公司
申请日： 2016-12-06 - 公布日： 2022-01-04 - 主分类号： H03G1/00 文献下载
摘要：示例性自动增益控制(AGC)电路(206)，包括基电流增益电路(302)，其具有响应于AGC码字第一部分位的可编程源极退化电阻(304)。AGC电路还包括可编程电流增益电路(308)，其被耦接在基电流增益电路的输入(328)和输出(330)之间，具有响应于AGC码字第二部分位的可编程电流源(312)。AGC电路还包括泄放电路(314)，其被耦接到基电流增益电路的输出，具有响应于AGC码字第二部分位的逻辑补码的可编程电流源(316)。AGC电路还包括被耦接到基电流增益电路的输出的负载电路(318)。
线性增益交织自动增益控制电路

[发明专利]用于增加有源电感器工作范围和峰值增益的方法-CN201680064765.9有效
发明人： J·南宫;W·张;P·乌帕德亚雅 -专利权人：赛灵思公司
申请日： 2016-09-09 - 公布日： 2021-10-29 - 主分类号： H03K19/0175 文献下载
摘要：描述了用于电感峰化的差分有源电感器负载(500、510)的方法和装置，其中交叉耦接的电容元件(M3、M4、M7、M8)用于抵消或至少减小晶体管(M1、M2、M5、M6)的栅‑漏电容(Cgd)在有源电感器负载(500、510)中的限制效应。交叉耦接的电容元件(M3、M4、M7、M8)扩大了有源电感器负载(500、510)的感应范围，并增加了每个有源电感(300、400)的品质因数(Q)。因此，负载(500、510)的可实现的电感峰化显著增加，这使得对于给定的功率而言在负载上提供更大的信号摆幅，或者可选地，对于给定的信号摆幅而言提供更低的功率。
用于增加有源电感器工作范围峰值增益方法

[发明专利]PSMA特异性的双环肽配体-CN201980088902.6在审
发明人： L·陈;C·斯泰斯;D·托伊费尔;P·乌帕德亚雅;E·沃克 -专利权人：拜斯科阿迪有限公司
申请日： 2019-12-13 - 公布日： 2021-10-15 - 主分类号： A61P35/00 文献下载
摘要：本发明涉及多肽，其与分子支架共价结合，使得在支架的连接点之间对向存在两个或更多个肽环。特别地，本发明描述了作为前列腺特异性膜抗原(PSMA)的高亲和力结合物的肽。本发明还包括包含与一个或多个效应子和/或官能团偶联的所述肽的药物偶联物，包含所述肽配体和药物偶联物的药物组合物，以及所述肽配体和药物偶联物在预防、抑制或治疗PSMA介导的疾病或疾患中的用途。
psma 特异性环肽

[发明专利]用于锁相环电路的方法和装置-CN202080017702.4在审
发明人： M·瑞泽;D·Z·图尔克·梅莱克;P·乌帕德亚雅;Y·法兰斯;张琨永 -专利权人：赛灵思公司
申请日： 2020-02-27 - 公布日： 2021-10-15 - 主分类号： H03L7/10 文献下载
摘要：锁相环(PLL)电路[200]包括压控振荡器(VCO)[208]、第一环路电路[220]、和第二环路电路[222]。第一环路电路包括第一环路滤波器[206]，其被配置为基于来自VCO的反馈信号[218]接收第一信号[224]，并向VCO提供第一VCO频率控制信号[226]。第二环路电路包括补偿电路[210]，其被配置为接收参考信号[218]和第一信号，并向VCO提供第二VCO频率控制信号[228]。
用于锁相环电路方法装置

[发明专利]PD-L1特异性的双环肽配体-CN201980081015.6在审
发明人： L·陈;J·库克;K·麦克唐纳;G·马德;K·范里茨霍滕;P·乌帕德亚雅 -专利权人：拜斯科技术开发有限公司
申请日： 2019-12-23 - 公布日： 2021-10-01 - 主分类号： A61P35/00 文献下载
摘要：本发明涉及多肽，其与非芳香族分子支架共价结合，使得在支架的连接点之间对向存在两个或更多个肽环。特别地，本发明描述了作为PD‑L1的高亲和力结合物的肽。本发明还包括包含与一个或多个效应子和/或官能团偶联的所述肽的药物偶联物，包含所述肽配体和药物偶联物的药物组合物，以及所述肽配体和药物偶联物在预防、抑制或治疗PD‑L1介导的疾病或疾患中的用途。
pd l1 特异性环肽

[发明专利]为锁相环生成可重构的小数分频频率-CN201680024640.3有效
发明人： P·乌帕德亚雅;A·M·贝克勒;D·Z·图尔克梅莱克;Z·D·吴 -专利权人：赛灵思公司
申请日： 2016-04-26 - 公布日： 2021-09-28 - 主分类号： H03M3/00 文献下载
摘要：在一个示例中，一种锁相环PLL电路(108)，其包括：误差检测器(202)，其可操作成产生误差信号(218)；振荡器(204)，其可操作成：基于所述误差信号和频带选择信号，提供具有输出频率的输出信号，所述输出频率为频率乘数乘以所述参考频率；分频器(208)，其可操作成：基于分频器控制信号来分频所述输出信号的输出频率，以产生所述反馈信号；总和增量调制器SDM(209)，其可操作成：基于表示所述频率乘数的整数值和小数值的输入，以产生所述分频器控制信号，响应于阶选择信号，所述SDM可操作以选择所述SDM的阶；和状态机，其可操作成：在获取状态下，产生所述频带选择信号并通过所述阶选择信号设置所述SDM的阶。
环生成可重构小数分频频率

[发明专利]PD-L1特异性的双环肽配体-CN201980083299.2在审
发明人： L·陈;J·库克;K·麦克唐纳;G·马德;K·范里茨霍滕;P·乌帕德亚雅 -专利权人：拜斯科阿迪有限公司
申请日： 2019-12-23 - 公布日： 2021-08-13 - 主分类号： A61P35/00 文献下载
摘要：本发明涉及多肽，其与芳香族分子支架共价结合，使得在支架的连接点之间对向存在两个或更多个肽环。特别地，本发明描述了作为PD‑L1的高亲和力结合物的肽。本发明还包括包含与一个或多个效应子和/或官能团偶联的所述肽的药物偶联物，包含所述肽配体和药物偶联物的药物组合物，以及所述肽配体和药物偶联物在预防、抑制或治疗PD‑L1介导的疾病或疾患中的用途。
pd l1 特异性环肽

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