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[发明专利]改善第零层内介电层的填充能力的栅极及工艺方法-CN201910820674.9有效
发明人：刘雪娇;刘哲宏;许佑铨 -专利权人：上海华力集成电路制造有限公司
申请日： 2019-08-29 - 公布日： 2022-02-01 - 主分类号： H01L21/8238 文献下载
摘要：本发明公开了一种改善第零层内介电层的填充能力的栅极，在半导体基板上具有多个栅极，所述多个栅极之间具有一定间距；所述栅极的剖面呈梯形，即栅极剖面的顶部宽度小于底部的宽度。本发明通过形成一种剖面呈梯形结构的栅极以取代传统的垂直型栅极设计，从而增加栅极之间沟槽顶部的开口距离，降低其深宽比，以此有效改善第零层内介电层制备过程中填充能力有限的问题，从而减少空洞的形成，提高器件的性能进而提高产品良率。本发明所述的工艺方法简单易于实施。
改善第零层内介电层填充能力栅极工艺方法

[发明专利]SOI嵌入式三栅极晶体管及其制造方法-CN201810233999.2有效
发明人： 许佑铨 -专利权人：上海华力集成电路制造有限公司
申请日： 2018-03-21 - 公布日： 2021-02-02 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种SOI嵌入式三栅极晶体管，包括：SOI衬底，顶层硅中形成有多条由浅沟槽场氧隔离出来的硅条；在硅条的栅极形成区域中形成有栅极凹槽，金属栅极结构形成于栅极凹槽中并呈嵌入式三栅极结构，被金属栅极结构从两个侧面和底部表面覆盖的硅条组成沟道区；源区和漏区形成于金属栅极结构两侧的硅条中。本发明还公开了一种SOI嵌入式三栅极晶体管的制造方法。本发明能随器件设计目标调整信道宽度，避免现有鳍式晶体观念的3D立体结构造成的缺点，能降低寄生电容从而改善RC延迟，能增加嵌入式结构的面积并减少嵌入式结构的晶格缺陷，还能增加源漏区的接触孔的接触面积并降低接触电阻，能消除鳍体的深宽比带来的问题。
soi 嵌入式栅极晶体管及其制造方法

[发明专利]一种浮栅存储单元及其制备方法-CN201810383652.6有效
发明人：李翔;刘哲宏;许佑铨 -专利权人：上海华力集成电路制造有限公司
申请日： 2018-04-26 - 公布日： 2020-11-03 - 主分类号： H01L27/11521 文献下载
摘要：本发明涉及半导体器件制造领域，尤其涉及一种浮栅存储单元及其制备方法，该方法通过形成第一侧墙薄膜和第二侧墙薄膜，在孔塞沉积接触刻蚀停止层后，经过电浆去除第一侧墙薄膜和第二侧墙薄膜，形成与侧墙形貌相同的空气隙侧墙，形成若干上窄下宽的空气隙。克服了现有技术中工艺控制复杂、与标准CMOS制备流程兼容性差的缺陷，本发明方法有效提高了读写速度和存储单元数据的保持能力，减小了浮栅存储单元间的串扰，提高了与CMOS标准制备工艺的兼容性。
一种存储单元及其制备方法

[发明专利]一种整合虚拟侧墙工艺的方法-CN201810383651.1在审
发明人：李翔;刘哲宏;许佑铨 -专利权人：上海华力集成电路制造有限公司
申请日： 2018-04-26 - 公布日： 2018-10-16 - 主分类号： H01L21/8234 文献下载
摘要：本发明涉及一种整合虚拟侧墙工艺的方法，包括以下步骤：提供一半导体衬底，所述半导体衬底具有栅极结构；形成第一掩膜层，使第一掩膜层覆盖半导体衬底；形成一虚拟侧墙层，使虚拟侧墙层覆盖第一掩膜层；刻蚀虚拟侧墙层，并停止于第一掩膜层；进行浅源漏离子注入工艺；去除虚拟侧墙层；形成第二掩膜层，使第二掩膜层覆盖第一掩膜层；刻蚀第二掩膜层及第一掩膜层，使需要形成西格玛形貌凹槽区域的半导体衬底暴露；刻蚀形成西格玛形貌凹槽区域；在西格玛形貌凹槽区域形成一锗硅层。其优点在于，通过虚拟侧墙层，能够减少源漏区硅衬底的损失，提高器件的均一性；通过第一掩膜层，有源区的氧化硅层极薄且均匀，刻蚀形成的西格玛形貌均匀。
掩膜层虚拟侧墙层形貌衬底刻蚀半导体凹槽区域侧墙工艺整合覆盖离子注入工艺氧化硅层栅极结构硅衬底均一性源漏区锗硅层浅源去除源区暴露

[发明专利]具有HKMG的PMOS-CN201810330468.5在审
发明人：王世铭;黄志森;许佑铨 -专利权人：上海华力集成电路制造有限公司
申请日： 2018-04-13 - 公布日： 2018-10-02 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种具有HKMG的PMOS，HKMG包括栅介质层和金属栅，在栅介质层和金属栅之间形成有依次叠加的第一功函数层、第二功函数层和第一阻障层，第一功函数层为PMOS的功函数层；第二功函数层为NMOS的功函数层；第一阻障层用于防止金属栅的材料向下渗透到第一功函数并对第一功函数层产生影响，使PMOS的性能稳定。本发明能防止金属栅的金属材料穿透到底部的PMOS管的功函数层中，从而能提高PMOS的稳定性；不需要额外增加光罩，不会增加工艺的复杂性，工艺成本低；不会影响到NMOS的特性。
功函数层金属栅栅介质层阻障层金属材料工艺成本向下渗透依次叠加功函数光罩穿透

[发明专利]半导体器件及其形成方法-CN201810274081.2在审
发明人： 许佑铨;王世铭 -专利权人：上海华力集成电路制造有限公司
申请日： 2018-03-29 - 公布日： 2018-09-14 - 主分类号： H01L27/092 文献下载
摘要：本发明提供了一种半导体器件及其形成方法，所述半导体器件包括设置于第一有源区域的第一栅极结构，第一栅极结构包括第一介电层、第一侧壁阻挡层、p型功函数金属层、第二侧壁阻挡层、n型功函数金属层；以及设置于第二有源区域的第二栅极结构，第二栅极结构包括第二介电层、第一侧壁阻挡层、第二侧壁阻挡层、n型功函数金属层，通过在PMOS晶体管和NMOS晶体管的栅极结构中均形成第一侧壁阻挡层和第二侧壁阻挡层，可以改善n型功函数金属层和导电层中的金属扩散对半导体器件特性的影响。另外，通过对所述第一侧壁阻障层和所述第二侧壁阻障层与相邻层的功函数适配，可以优化半导体器件的功函数适配，从而降低阈值电压。
阻挡层栅极结构半导体器件第二侧壁第一侧壁金属层功函数介电层源区域阻障层适配半导体器件特性导电层中金属扩散阈值电压相邻层优化

[发明专利]全包覆栅极晶体管及其制造方法-CN201810207594.1在审
发明人： 许佑铨 -专利权人：上海华力集成电路制造有限公司
申请日： 2018-03-14 - 公布日： 2018-08-31 - 主分类号： H01L29/775 文献下载
摘要：本发明公开了一种全包覆栅极晶体管，包括：具有初始的第一宽度的鳍体，鳍体的底部通过第一绝缘层隔离；源区和漏区形成于对应的沟道区两侧的鳍体中；在伪栅去除后，在沟道区中形成有多条具有第一宽度的沟道线体，各沟道线体由对沟道区中的鳍体在纵向分割形成；在金属栅极结构形成之前，各沟道线体的进行了各向同性刻蚀的减薄并具有第二宽度，金属栅极结构覆盖在具有第二宽度的各沟道线体的周侧。本发明还公开了一种全包覆栅极晶体管的制造方法。本发明能降低沟道线体的宽度和减少工艺过程中的鳍体的深宽比，降低工艺难度，能防止鳍体的弯曲和倒塌，能增加嵌入式结构的面积和晶格缺陷，能增加源漏区的接触孔的接触面积并降低接触电阻。
鳍体沟道线栅极晶体管沟道区全包覆金属栅极结构各向同性刻蚀降低接触电阻绝缘层隔离嵌入式结构工艺过程工艺难度晶格缺陷纵向分割接触孔面积和深宽比源漏区减薄漏区伪栅源区去除制造倒塌覆盖

[发明专利]鳍式晶体管及其制造方法-CN201810207702.5在审
发明人： 许佑铨 -专利权人：上海华力集成电路制造有限公司
申请日： 2018-03-14 - 公布日： 2018-08-31 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种鳍式晶体管，包括：具有初始的第一宽度法人条状结构的鳍体，鳍体的底部通过第一绝缘层隔离；源区和漏区形成于鳍体中且源区和漏区的形成区域通过覆盖在具有第一宽度的鳍体的顶部表面和侧面的伪栅自对准定义；伪栅去除之后以及在金属栅极结构形成之前，鳍体被各向同性刻蚀的减薄形成第二宽度，金属栅极结构覆盖在具有第二宽度的鳍体的顶部表面和侧面。本发明还公开了一种鳍式晶体管的制造方法。本发明能保证在降低沟道的宽度实现等比例缩小的条件下减少工艺过程中的鳍体的深宽比从而降低工艺难度，能防止鳍体的弯曲和倒塌，能增加嵌入式结构的面积并减少嵌入式结构的晶格缺陷，还能增加源漏区的接触孔的接触面积并降低接触电阻。
鳍体鳍式晶体管金属栅极结构嵌入式结构顶部表面漏区伪栅源区各向同性刻蚀降低接触电阻等比例缩小绝缘层隔离工艺过程工艺难度晶格缺陷条状结构侧面接触孔深宽比源漏区自对准覆盖沟道减薄去除制造倒塌保证

[发明专利]鳍式晶体管及其制造方法-CN201810233975.7在审
发明人： 许佑铨 -专利权人：上海华力集成电路制造有限公司
申请日： 2018-03-21 - 公布日： 2018-08-31 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种鳍式晶体管，包括：具有初始的第一宽度硅鳍体，硅鳍体的底部通过第一绝缘层隔离；源区和漏区形成于硅鳍体中；伪栅去除之后以及在金属栅极结构形成之前，伪栅的被去除区域暴露的硅鳍体的进行了各向同性刻蚀的减薄，锗硅外延层通过外延生长包覆在减薄的硅鳍体的侧面和顶部表面，且锗硅外延层的锗浓度呈梯度分布，金属栅极结构覆盖在锗硅外延层的顶部表面和侧面且由锗硅外延层组成沟道区。本发明还公开了一种鳍式晶体管的制造方法。本发明不需要单独采用锗硅鳍体就能实现采用锗硅材料作为沟道区，能提高器件的导电性能同时不需要采用SRB层，成本低工艺简单。
硅鳍锗硅外延层鳍式晶体管金属栅极结构顶部表面沟道区减薄伪栅去除各向同性刻蚀绝缘层隔离导电性能区域暴露梯度分布外延生长锗硅材料侧面包覆漏区源区锗硅鳍体制造覆盖

[发明专利]具有HKMG的PMOS-CN201810330260.3在审
发明人：王世铭;黄志森;许佑铨 -专利权人：上海华力集成电路制造有限公司
申请日： 2018-04-13 - 公布日： 2018-08-17 - 主分类号： H01L29/49 文献下载
摘要：本发明公开了一种具有HKMG的PMOS，HKMG包括栅介质层和金属栅，在栅介质层和金属栅之间具有第一功函数层和第二功函数层，第一功函数层为PMOS的功函数层；第二功函数层为NMOS的功函数层，在第一功函数层和第二功函数层之间具有第一阻障层，第一功函数层、第一阻障层和第二功函数层形成叠加的结构，第一阻障层用于防止第二功函数层和金属栅的材料对第一功函数层的影响，使PMOS的性能稳定。本发明能防止金属栅的金属材料穿透到底部的PMOS管的功函数层中，从而能提高PMOS的稳定性；不需要额外增加光罩，不会增加工艺的复杂性，工艺成本低；不会影响到NMOS的特性。
功函数层金属栅阻障层栅介质层金属材料工艺成本光罩穿透叠加

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