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[发明专利]使用非易失性半导体存储元件的神经网络运算电路-CN201880057233.1有效
发明人：持田礼司;河野和幸;早田百合子;小野贵史;中山雅义 -专利权人：松下控股株式会社
申请日： 2018-09-03 - 公布日： 2023-10-17 - 主分类号： G06N3/063 文献下载
摘要：在根据输入数据与耦合权重系数的乘加运算结果而将输出数据输出的神经网络运算电路中，具备运算机构，该运算机构中，存储元件RP和晶体管T0串联连接在数据线BL0、SL0之间，存储元件RN和晶体管T1串联连接在数据线BL1、SL1之间，在晶体管T0、T1的栅极连接有字线；在存储元件RP、RN中保存耦合权重系数w0～wn；字线选择电路(30)根据输入数据x0～xn将字线WL0～WLn设为选择状态或非选择状态；判定电路(50)通过判定流过BL0、BL1的电流值，将输出数据输出。电流施加电路(100)具有调整流过BL0、BL1的电流值的功能，不改写存储元件RP、RN就调整耦合权重系数。
使用非易失性半导体存储元件神经网络运算电路

[发明专利]使用非易失性半导体存储元件的神经网络运算电路-CN201880057229.5有效
发明人： 河野和幸;小野贵史;中山雅义;持田礼司;早田百合子 -专利权人：松下控股株式会社
申请日： 2018-08-29 - 公布日： 2023-08-29 - 主分类号： G11C11/54 文献下载
摘要：在根据输入数据(x0～xn)与耦合权重系数(w0～wn)的积和运算结果将输出数据(y)输出的神经网络运算电路中，具备运算机构(PU0～PUn)，该运算机构中，非易失性半导体存储元件(RP)和单元晶体管(T0)串联连接在数据线(BL0、SL0)之间，非易失性半导体存储元件(RN)和单元晶体管(T1)串联连接在数据线(BL1、SL1)之间，在单元晶体管(T0、T1)的栅极连接有字线(WL0～WLn)；在RP、RN中保存耦合权重系数(w0～wn)，字线选择电路(30)根据x0～xn将WL0～WLn设为选择状态或非选择状态，判定电路(50)通过判定流过BL0、BL1的电流值，将输出数据(y)输出。
使用非易失性半导体存储元件神经网络运算电路

[发明专利]使用半导体存储元件的神经网络运算电路及动作方法-CN201880057223.8有效
发明人：早田百合子;河野和幸;中山雅义;持田礼司;小野贵史;诹访仁史 -专利权人：松下控股株式会社
申请日： 2018-08-24 - 公布日： 2023-07-14 - 主分类号： G06N3/065 文献下载
摘要：将在神经网络运算中使用的耦合权重系数保存到存储器阵列(20)中，由字线驱动电路(24)驱动与神经网络的输入数据对应的字线(22)，由列选择电路(25)将连接有作为运算对象的耦合权重系数的位线连接到运算电路(26)，在运算电路(26)中判定流过位线(23)的单元电流的总和。将运算电路(26)的判定结果保存到输出保持电路(27)中，作为下一层的神经网络的输入而向字线驱动电路(24)设定。控制电路(29)基于保持在网络构成信息保持电路(28)中的信息，对字线驱动电路(24)及列选择电路(25)指示在神经网络运算中使用的字线(22)及位线(23)的选择。
使用半导体存储元件神经网络运算电路动作方法

[发明专利]使用半导体存储元件的神经网络运算电路-CN201880057222.3有效
发明人：中山雅义;河野和幸;早田百合子;小野贵史;持田礼司 -专利权人：松下控股株式会社
申请日： 2018-08-21 - 公布日： 2023-04-18 - 主分类号： G06N3/063 文献下载
摘要：将存储器阵列(10)的多个字线在逻辑上划分为多个字线区；按每个字线区，具备将任意的字线设为选择或非选择的区内字线多路选择电路；区内字线多路选择电路按每个字线具备第一闩锁(31)及第二闩锁(32)。
使用半导体存储元件神经网络运算电路

[发明专利]电阻变化型非易失性存储装置-CN201880083668.3有效
发明人：持田礼司;河野和幸;小野贵史;中山雅义;早田百合子 -专利权人：松下控股株式会社
申请日： 2018-12-05 - 公布日： 2023-04-04 - 主分类号： G11C13/00 文献下载
摘要：电阻变化型非易失性存储装置具备：具有多个存储单元(10)的存储单元阵列、进行向存储单元(10)的写入的写入电路、以及控制电路。存储单元(10)具有：电阻变化型的非易失性的存储元件(12)、以及与其串联连接的单元晶体管(14)。写入电路具有：与单元晶体管(14)连接的源极线驱动电路(20)、以及与存储元件(12)连接的位线驱动电路(40)。控制电路在进行使存储元件(12)成为低电阻状态的写入动作的情况下，进行将第1电流值的电流流到存储元件(12)的控制，在此之后，进行将第2电流值的电流流到存储元件(12)的控制。第2电流值比存储元件(12)向低电阻状态的变化开始后的存储元件(12)的电流的过冲的最大值大。
电阻变化型非易失性存储装置

[发明专利]非易失性半导体存储装置-CN201711272694.4有效
发明人：中山雅义;河野和幸;持田礼司;高桥桂太 -专利权人：松下半导体解决方案株式会社
申请日： 2014-02-17 - 公布日： 2021-02-19 - 主分类号： G11C11/16 文献下载
摘要：本发明提供一种非易失性半导体存储装置。存储器阵列(10)除了分别包含单元晶体管(TC)和与该单元晶体管(TC)的一端连接的变阻元件(RR)的多个存储器单元(11)呈矩阵状配置之外，还具备具有MOS晶体管(MTC)的单元晶体管能力测定单元(12)。利用单元晶体管能力测定单元(12)，使变阻元件(RR)的低电阻状态以及高电阻状态的电阻值与单元晶体管(TC)的偏差无关地稳定化，从而非易失性半导体存储装置的读出特性以及可靠性特性得以提升。
非易失性半导体存储装置

[发明专利]半导体存储装置-CN201680026965.5有效
发明人：中尾良昭;河野和幸 -专利权人：松下半导体解决方案株式会社
申请日： 2016-04-12 - 公布日： 2020-10-27 - 主分类号： H01L27/105 文献下载
摘要：半导体存储装置(1000)具备第一选择线(108)以及第二选择线(109)，多个存储元件之中的第一存储元件(100)具有第一上部电极(101)以及第一下部电极(103)，第一上部电极(101)与第一选择线(108)连接，第一下部电极(103)与第二选择线(109)连接，多个存储元件之中被配置为与第一存储元件(100)邻接的第二存储元件(104)具有第二上部电极(105)以及第二下部电极(107)，第二上部电极(105)与第一选择线(108)连接，第二下部电极(107)，不经由第二存储元件(104)以外的存储元件的第二电阻体(106)而与第一选择线(108)连接。
半导体存储装置

[发明专利]非易失性半导体存储装置-CN201480006420.9有效
发明人：中山雅义;河野和幸;持田礼司;高桥桂太 -专利权人：松下知识产权经营株式会社
申请日： 2014-02-17 - 公布日： 2018-01-09 - 主分类号： H01L27/105 文献下载
摘要：本发明提供一种非易失性半导体存储装置。存储器阵列(10)除了分别包含单元晶体管(TC)和与该单元晶体管(TC)的一端连接的变阻元件(RR)的多个存储器单元(11)呈矩阵状配置之外，还具备具有MOS晶体管(MTC)的单元晶体管能力测定单元(12)。利用单元晶体管能力测定单元(12)，使变阻元件(RR)的低电阻状态以及高电阻状态的电阻值与单元晶体管(TC)的偏差无关地稳定化，从而非易失性半导体存储装置的读出特性以及可靠性特性得以提升。
非易失性半导体存储装置

[发明专利]非易失性半导体存储装置-CN201380012560.2有效
发明人： 河野和幸;上田孝典 -专利权人：松下知识产权经营株式会社
申请日： 2013-02-26 - 公布日： 2017-06-09 - 主分类号： G11C13/00 文献下载
摘要：非易失性半导体存储装置具备被串联连接的多个固定电阻元件(R)；多个基准单元晶体管(T)；与多个基准单元晶体管(T)的栅极连接的基准字线(RWL)；与配置了多个固定电阻元件(R)的电阻路径的一端连接的第1基准数据线(RBL)；和与多个基准单元晶体管(T)的一端公共地连接的第2基准数据线(RSL)，多个基准单元晶体管(T)的另一端与固定电阻元件(R)之间的任意一个或者电阻路径的另一端连接。
非易失性半导体存储装置

[发明专利]非易失性半导体存储装置-CN201380011703.8有效
发明人：上田孝典;河野和幸 -专利权人：松下知识产权经营株式会社
申请日： 2013-02-21 - 公布日： 2017-05-31 - 主分类号： G11C13/00 文献下载
摘要：非易失性半导体存储装置具备将多个存储单元(MC)配置为矩阵状而成的存储单元阵列(12)；基准位线(RBL)；基准源极线(RSL)；包含在这些布线之间串联连接的第1以及第2晶体管(TR1，TR2)的至少1个基准单元(RC)；与第1晶体管(TR1)的栅极连接的基准字线(RWL)；和对第2晶体管(TR2)的栅极电压进行控制的基准驱动器电路(20)。
非易失性半导体存储装置

[发明专利]非易失性半导体存储装置-CN201380056442.1有效
发明人：持田礼司;河野和幸 -专利权人：松下知识产权经营株式会社
申请日： 2013-11-19 - 公布日： 2015-07-08 - 主分类号： G11C13/00 文献下载
摘要：本发明提供一种非易失性半导体存储装置，具备：第一存储器单元(MC0)，其包括第一单元晶体管(TC0)和第一变阻元件(RR0)；第二存储器单元(MC1)，其包括第二单元晶体管(TC1)和第二变阻元件(RR1)；第一字线(WL0)，其与第一单元晶体管(TC0)连接；第二字线(WL1)，其与第二单元晶体管(TC1)连接；第一数据线(SL)，其对第一单元晶体管(TC0)和第二变阻元件(RR1)进行连接；和第二数据线(BL)，其对第一变阻元件(RR0)和第二单元晶体管(TC1)进行连接。
非易失性半导体存储装置

[发明专利]非易失性半导体存储装置-CN201380049900.9有效
发明人：上田孝典;河野和幸;村久木康夫;中山雅义;石飞百合子;高桥桂太 -专利权人：松下知识产权经营株式会社
申请日： 2013-10-29 - 公布日： 2015-06-03 - 主分类号： G11C13/00 文献下载
摘要：本申请提供一种非易失性半导体存储装置。存储器阵列(10)具备：由第一单元晶体管和变阻元件的串联连接所构成的变阻型存储器单元阵列(11)、以及由第二单元晶体管和电阻元件的串联连接所构成的参考单元阵列(12)，参考单元阵列(12)的第二单元晶体管被连接至参考源极线(RSL)，电阻元件被连接至参考位线(RBL)，参考位线(RBL)在存储器单元阵列(11)内连接着虚拟存储器单元，虚拟存储器单元的变阻元件的两端被参考位线(RBL)短路。
非易失性半导体存储装置

[发明专利]半导体存储装置-CN201280024658.5有效
发明人：上田孝典;河野和幸 -专利权人：松下电器产业株式会社
申请日： 2012-05-16 - 公布日： 2014-01-29 - 主分类号： G11C13/00 文献下载
摘要：存储单元阵列(40)包括与多个存储单元(MC)内的单元晶体管(CT)的栅极相连接的多条字线(WL)、多条第一控制线(BL)、多条第二控制线(SL)以及根据第一信号将第一控制线(BL)全部一起接地的第一接地电路(42)。第一接地电路(42)包括多个分别对应于第一控制线(BL)而设且汲极与该第一控制线(BL)相连接的第一晶体管(BT)、将其源极共同接地的第一接地布线(GD1)以及将第一信号供给该栅极的第一信号布线(BC)。
半导体存储装置

[发明专利]非易失性半导体存储装置-CN201280006506.2有效
发明人： 河野和幸 -专利权人：松下电器产业株式会社
申请日： 2012-01-13 - 公布日： 2013-10-02 - 主分类号： G11C13/00 文献下载
摘要：字线(WL1～WLm)分别与存储单元(MC11～MCmn)的存储单元行相对应。位线(BL1～BLn)及源极线(SL1～SLn)分别与存储单元(MC11～MCmn)的存储单元列相对应。第一开关元件(DB1～DBn)对被施加基准电压(VSS)的基准节点与位线(BL1～BLn)之间的连接状态和非连接状态进行切换，第二开关元件(DS1～DSn)对该基准节点与源极线(SL1～SLn)之间的连接状态和非连接状态进行切换，第三开关元件(CB1～CBn)对供给重写电压(Vwrite)的写驱动器(16)与位线(BL1～BLn)之间的连接状态和非连接状态进行切换，第四开关元件(CS1～CSn)对该写驱动器(16)与源极线(SL1～SLn)之间的连接状态和非连接状态进行切换。
非易失性半导体存储装置

[发明专利]半导体存储装置-CN200910164907.0无效
发明人： 河野和幸;春山星秀;中山雅义;持田礼司 -专利权人：松下电器产业株式会社
申请日： 2009-07-29 - 公布日： 2010-02-03 - 主分类号： G11C16/06 文献下载
摘要：本发明提供一种半导体存储装置，能抑制程序操作时向存储单元施加接地电源时产生的因IR-DROP而导致的接地电压上升。针对与存储单元(MC)的源极和漏极连接的位线(MBL0)、(MBL1)，与接地端之间设置有放电晶体管(D0)、(D1)。放电晶体管(D0)、(D1)的栅极接收由DS解码驱动器(53)生成并输出的相互独立的放电控制信号(DS0)、(DS1)。存储单元(MC)的程序操作时，针对施加接地电压的位线(MBL0)，能够利用放电晶体管(D0)来设定接地电压。
半导体存储装置

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