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[发明专利]视觉问答模型的训练方法和视觉问答方法-CN202111569156.8在审
发明人：李燮;龚萍;张子骥;凤珺仪;徐蔚然 -专利权人：鼎桥通信技术有限公司;北京邮电大学
申请日： 2021-12-21 - 公布日： 2023-06-23 - 主分类号： G06V30/413 文献下载
摘要：本申请提供一种视觉问答模型的训练方法和视觉问答方法，该视觉问答方法包括：通过获取待识别的图像以及对应的待回答问题，对待识别图像进行文本识别，将识别得到的多个词组添加至视觉问答模型的通用答案集中，获取目标答案集，对待识别图像和待回答问题分别进行特征提取，得到图像特征和第一文本特征，将图像特征和第一文本特征，输入至视觉问答模型中，得到第一答案。通过将待识别图像中的多个词组添加至通用答案集中，使得利用视觉问答模型获取待回答问题对应的答案时，不仅考虑了通用答案集中的答案，还考虑了待识别图像中的词组对待回答问题的影响，有效提高了输出的答案的准确度。
视觉问答模型训练方法

[发明专利]一种基于电源管理总线协议的接口实现方法-CN202010227452.9有效
发明人：贺雅娟;叶琳娜;张子骥;甄少伟;乔明;张波 -专利权人：电子科技大学
申请日： 2020-03-27 - 公布日： 2023-03-03 - 主分类号： G06F13/42 文献下载
摘要：一种基于电源管理总线协议的接口实现方法，首先监测接口系统的系统时钟和系统数据是否存在上升沿或下降沿，若其中一个不存在就进入空闲，否则判断开始信号、停止信号或重复开始信号，存在开始信号、重复开始信号且没有停止信号时从机从主机接收地址，若地址不匹配从机向主机发出警告信号，主机向从机发出警报响应地址，进行仲裁判断，仲裁成功进入空闲状态，仲裁失败则清除中断，判断从机是否写数据；若地址匹配则从机存储响应并输出数据，从机接收主机地址，判断读命令或写命令并进行对应操作。本发明能够实现基于PMBus协议的数据收发及对接收到的故障信号进行处理，所实现的方式是通过判断中断条件及所接收的主机命令完成相应的读写操作。
一种基于电源管理总线协议接口实现方法

[发明专利]一种高稳定性的CORDIC算法实现电路-CN201810932029.1有效
发明人：贺雅娟;何进;张子骥;万晨雨;衣溪琳;张波 -专利权人：电子科技大学
申请日： 2018-08-16 - 公布日： 2022-12-02 - 主分类号： G06F7/548 文献下载
摘要：一种高稳定性的CORDIC算法实现电路，属于集成电路技术领域。包括CORDIC算法运算模块和检错纠错模块，CORDIC算法运算模块包括n个级联的CORDIC运算单元，检错纠错模块包括第一寄存器组、第二寄存器组、第一加法器、比较器和选择器，第一寄存器组的输入端连接第m个CORDIC运算单元的输出端，其输出端连接第一加法器和选择器的第一输入端；第二寄存器组的输入端连接第n个CORDIC运算单元的输出端，其输出端连接第一加法器和选择器的第二输入端；比较器的输入端连接第一加法器的输出端，其输出端连接选择器的选择控制端，用于控制将选择器的第一输入端或第二输入端的输入信号作为CORDIC算法实现电路的输出信号。本发明解决了低压下的稳定性问题和容噪技术中硬件开销大的问题。
一种稳定性 cordic 算法实现电路

[发明专利]一种近似4-2压缩器及近似乘法器-CN201811376371.4有效
发明人：贺雅娟;裴浩然;衣溪琳;张子骥;周航;张波 -专利权人：电子科技大学
申请日： 2018-11-19 - 公布日： 2022-11-04 - 主分类号： G06F7/523 文献下载
摘要：一种近似4‑2压缩器及近似乘法器，属于集成电路技术领域。近似4‑2压缩器包括第一或门、第二或门、第三或门、第一与门、第二与门和第三与门，第一或门和第一与门的第一输入端作为近似4‑2压缩器的第一输入端，它们的第二输入端连作为近似4‑2压缩器的第二输入端，它们的输出端连接第三与门的两个输入端；第二或门和第二与门的第一输入端作为近似4‑2压缩器的第三输入端，它们的第二输入端作为近似4‑2压缩器的第四输入端；第三或门的输入端分别连接第一与门、第二与门和第三与门的输出端，其输出端作为近似4‑2压缩器的输出端。近似乘法器的近似压缩模块采用本发明提出的近似4‑2压缩器，并辅以误差矫正单元，具有高精度、低功耗和低延迟的特点。
一种近似压缩器乘法器

[发明专利]一种低位线漏电流的SRAM存储单元电路-CN201810843050.4有效
发明人：贺雅娟;张九柏;吴晓清;张子骥;张波 -专利权人：电子科技大学
申请日： 2018-07-27 - 公布日： 2021-08-03 - 主分类号： G11C16/04 文献下载
摘要：一种低位线漏电流的SRAM存储单元电路，属于集成电路技术领域。第五NMOS管的漏极连接共享位线，其栅极连接第六NMOS管的栅极并连接字线，其源极连接第三NMOS管、第一PMOS管和第三PMOS管的漏极以及第二NMOS管、第四NMOS管、第二PMOS管和第四PMOS管的栅极；第一NMOS管的栅极连接第一PMOS管的栅极、第六NMOS管的源极以及第二NMOS管和第四PMOS管的漏极，其漏极连接第三NMOS管的源极，其源极连接第四NMOS管的源极并接地；第二PMOS管的源极连接第一PMOS管和第三PMOS管的源极并连接电源电压，其漏极连接第四PMOS管的源极、第四NMOS管的漏极以及第三NMOS管和第三PMOS管的栅极；第二NMOS管的源极连接控制信号线，第六NMOS管的漏极连接位线。本发明具有高读噪声容限、高写裕度、高稳定性和低静态功耗的特点。
一种低位漏电 sram 存储单元电路

[发明专利]一种基于近似系数的一维DCT运算方法和DCT变换装置-CN201811416642.4有效
发明人：贺雅娟;钱亦端;周航;裴浩然;张子骥;张波 -专利权人：电子科技大学
申请日： 2018-11-26 - 公布日： 2021-01-08 - 主分类号： H04N19/122 文献下载
摘要：一种基于近似系数的一维DCT运算方法和DCT变换装置，属于集成电路技术领域。一维DCT运算方法先将常系数变换为高精度近似系数和低精度近似系数，对输入数据中趋于零的部分采用低精度近似系数进行运算，对其他部分采用高精度近似系数进行运算，利用矩阵变换的方式对输入矩阵进行变换，可以实现电路复杂度和功耗的平衡。利用一维DCT运算方法构建了DCT变换装置，将输入矩阵的数据在一维行DCT运算模块中进行行变换后保存到寄存器阵列中，寄存器阵列输出的中间结果矩阵在一维列DCT运算模块中进行列变换后产生最终变换结构，并结合状态控制器控制DCT变换装置的工作状态。DCT变换装置在图像质量不明显下降的情况下，有效地降低了电路功耗与复杂度。
一种基于近似系数 dct 运算方法变换装置

[发明专利]一种用于电路近似计算的自动化节点删除方法-CN201711078901.2有效
发明人：贺雅娟;张子骥;何进;衣溪林;史兴荣;张波 -专利权人：电子科技大学
申请日： 2017-11-06 - 公布日： 2020-11-27 - 主分类号： G06F30/392 文献下载
摘要：一种用于电路近似计算的自动化节点删除方法，属于集成电路技术领域。将需要近似计算的电路进行综合操作得到电路网表并获取电路网表中的功耗和延迟信息，通过仿真得到电路输出误差；若误差达到阈值则输出电路网表，若不是则分别对电路网表中每一个节点进行逐一删除，得到删除每一个节点时的电路的功耗变化值、延迟变化值和输出误差变化值；计算每一个节点在删除该节点时的功耗变化值和延迟变化值与输出误差变化值的比值并标记在每一个节点上，按比值从高到低的顺序排序电路网表中的节点；删除比值最高的节点和仅用于产生该节点的附属节点，将删除节点后的电路网表进行综合，产生新的电路网表返回第一步。本发明具有高效率、高精度和低误差的特点。
一种用于电路近似计算自动化节点删除方法

[发明专利]一种亚阈值SRAM存储单元电路-CN201710441332.7有效
发明人：贺雅娟;张九柏;何进;张子骥;衣溪琳;张波 -专利权人：电子科技大学
申请日： 2017-06-13 - 公布日： 2020-05-22 - 主分类号： G11C11/419 文献下载
摘要：一种亚阈值SRAM存储单元电路，属于集成电路技术领域。本发明的电路中第一PMOS管P1、第一NMOS管N1和第三NMOS管N3构成第一反相器，第二PMOS管P2、第二NMOS管N2和第四NMOS管N4构成第二反相器，用于存储相反的数据，即存储点Q和存储点QB的数据；第七NMOS管N7和第八NMOS管N8用于控制读操作，第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8用于控制写操作；本发明的电路结合其读写结构，能够有效的提高读写噪声容限，达到了传统6T SRAM存储单元的读噪声容限的1.7倍，写噪声容限的1.41倍，可以工作在亚阈值区，降低了功耗。
一种阈值 sram 存储单元电路

[发明专利]一种适用于近阈值和亚阈值的低漏电标准单元的设计方法-CN201710656284.3有效
发明人：贺雅娟;史兴荣;张子骥;张岱南;衣溪琳;何进;张波 -专利权人：电子科技大学
申请日： 2017-08-03 - 公布日： 2019-11-01 - 主分类号： G06F17/50 文献下载
摘要：适用于近阈值和亚阈值的低漏电标准单元的设计方法，属于数字集成电路技术领域。选取预定尺寸的标准器件搭建反相器并计算标准器件的N/P漏电比；搭建标准单元电路并将标准单元电路的漏电流和延时从其来源进行划分，计算得到标准单元电路的N/P漏电系数比和N/P延时系数比，从而得出标准单元电路漏电能耗最小的最优N/P漏电比；再根据标准器件的N/P漏电比和标准单元电路的最优N/P漏电比计算调节系数，根据调节系数进行尺寸设计，得到漏电能耗最小时构成标准单元电路的NMOS管和PMOS管的最优尺寸。根据本发明提出的方法所设计的标准单元具有低漏电的特点，基于此可以实现低功耗数字电路的设计。
适用于阈值漏电标准单元设计方法

[发明专利]一种基于跳变检错结构的时序错误检测单元-CN201710656309.X有效
发明人：贺雅娟;杨家兴;张子骥;张岱南;邢彦;衣溪琳;张波 -专利权人：电子科技大学
申请日： 2017-08-03 - 公布日： 2019-06-04 - 主分类号： H03K19/00 文献下载
摘要：一种基于跳变检错结构的时序错误检测单元，涉及集成电路技术领域。包括时序检测部分和数据采样部分，其中时序检测部分只用8个MOS晶体管就能实现时序错误检测，结构简单，面积开销小；且数据采样部分采用了电平有效的锁存器，所以不会受亚稳态的影响；另外本发明将时序错误检测部分与数据采样部分分开，两部分独立工作互不影响，提高了电路的稳定性。本发明应用于流水线技术时，结合全局时钟暂停纠错技术，即使在同一周期出现多个时序错误，也只需要一个额外的周期就能纠错，能够大幅度降低流水线电路的功耗。
一种基于检错结构时序错误检测单元

[发明专利]一种具有高精度低能耗特性的固定位宽乘法器-CN201510518528.2有效
发明人：贺雅娟;张子骥;李金朋;史兴荣;甄少伟;罗萍;张波 -专利权人：电子科技大学
申请日： 2015-08-21 - 公布日： 2017-09-01 - 主分类号： G06F7/523 文献下载
摘要：本发明涉及集成电路技术领域，特别涉及一种高精度低能耗固定位宽乘法器。本发明的高精度固定位宽乘法器，包括CSD编码电路、高位部分积产生电路、低位补偿电路和部分积压缩电路，所述CSD编码电路的输入端接外部输入数据，其输出端接高位部分积产生电路和低位补偿电路；所述高位部分积产生电路接外部输入数据，其输出端接部分积压缩电路；所述低位补偿电路接外部输入数据，其输出端接部分积压缩电路；所述部分积压缩电路的输出端接外部输出数据。本发明的有益效果为，实现了具有低功耗和较高速度的固定位宽CSD乘法器，实现了具有高精度、低能耗的实用固定位宽乘法器设计。本发明尤其适用于低能耗固定位宽的高精度乘法实现。
一种具有高精度能耗特性固定乘法器

[发明专利]藻蓝蛋白β亚基C端结构域的克隆与表达-CN201610098462.0在审
发明人：欧瑜;张子骥 -专利权人：中国药科大学
申请日： 2016-02-22 - 公布日： 2016-06-08 - 主分类号： C12N15/70 文献下载
摘要：本发明属于基因工程技术领域，具体涉及藻蓝蛋白β亚基C端结构域基因的克隆表达。通过基因工程手段将藻蓝蛋白β亚基C端结构域基因克隆于pET-32a质粒载体，重组质粒转化到感受态大肠杆菌BL21中。构建的工程菌的表达产物用镍亲和层析柱纯化后，达电泳纯。
蛋白结构克隆表达

[发明专利]一种用于变系数乘法器的并行伪CSD编码器-CN201410820171.9在审
发明人：贺雅娟;张子骥;李金朋;刘俐宏;甄少伟;罗萍;张波 -专利权人：电子科技大学
申请日： 2014-12-25 - 公布日： 2015-04-22 - 主分类号： G06F7/53 文献下载
摘要：本发明涉及集成电路技术领域，特别涉及一种用于变系数乘法器的并行伪CSD编码器。本发明的并行伪CSD编码器，包括运算逻辑电路和输出逻辑电路；所述运算逻辑电路的输入端接外部输入数据，其输出端接运算逻辑电路的第一输入端；所述输出逻辑电路的第二输入端接外部输入数据，其输出端接后级乘法器的系数输入端。本发明的有益效果为，在保证伪CSD编码后的码制具有与传统CSD编码相同的非零位数量的同时，采用并行运算逻辑消除传统CSD编码过程中产生的进位传播逻辑，从而提高伪CSD编码器的运算速度，使其与所需编码的二进制数位长无关，属于一种固定延迟的编码电路，极大的提高伪CSD编码器的数据吞吐能力。本发明尤其适用于变系数乘法器的并行伪CSD编码器。
一种用于系数乘法器并行 csd 编码器

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